用verilog写一个串口接收模块

下面是一个简单的Verilog代码，实现了一个串口接收模块：

module uart_rx (
    input clk,
    input rx,
    output reg [7:0] data_out,
    output reg data_valid
);

reg [3:0] rx_state;
reg [7:0] rx_data;
reg [3:0] rx_bit_cnt;

parameter IDLE = 4'b0000;
parameter START = 4'b0001;
parameter DATA = 4'b0010;
parameter