这篇博客记录了作者在学习Verilog时的笔记，主要涉及HDLBits平台上的基础问题集，包括开始练习和基本概念。介绍了wire的基本用法，如连接输入输出，非门、与门、或非门、同或门的创建，以及assign语句的连续赋值特性。此外，还讨论了在复杂电路中声明wire的方式，并提供了相关练习示例和资源链接。
此博用于学习记录，如果有错误，欢迎指正。
Problem sets
①getting started//输出1
module top_module( output one );
assign one = 1;
endmodule
②output zero //输出0
module top_module( output zero);
assign zero = 0;
endmodule
Verilog Language
Basics
①wire //连接out-in
注：中间绿色的连线不是wire，input和output才是wire
module top_module( input in, output out );
assign out = in;
endmodule
②inverter//创建非门
最低0.47元/天 解锁文章
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
