乘法器
文章平均质量分 79
那是一段痛苦的记忆
这个作者很懒,什么都没留下…
展开
-
乘法器(流水线结构) Verilog HDL
乘法器(流水线结构) Verilog HDL RTL代码: module mul( clk, rstn, a, b, result ); input clk; input rstn; input [15:0] a; input [15:0] b; output reg [31:0] result; reg [15:0]a0,a1,a2,a3,a4,a5,a7,a6,a8,a9,a10,a...原创 2019-07-31 15:23:53 · 3230 阅读 · 7 评论 -
串口读写IIC器件 FPGA Verilog HDL
串口读写IIC器件 FPGA Verilog HDL IIC总线协议实现: `include "config.v" module I2C( clk, //system clk 50MHZ rstn, //active low data_in, data_out, sda, scl, wr, ...原创 2019-08-05 11:54:52 · 568 阅读 · 0 评论