【数字电路与系统】【北京航空航天大学】实验：时序逻辑设计——三色灯开关（三）、功能仿真测试

不是AI

于 2024-04-21 10:35:10 发布

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分类专栏：数字电路文章标签： fpga开发数字电路

本文链接：https://blog.csdn.net/weixin_43031313/article/details/138026957

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本文详细描述了北京航空航天大学数字电路实验中的时序逻辑设计，包括三色灯开关实验的两部分，使用Verilog编写的代码以及Matlab格式展示。重点介绍了mode_run、mode_demo和Uart_top三个模块的功能仿真过程和关键结果验证。

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本次实验（一）见博客：【数字电路与系统】【北京航空航天大学】实验：时序逻辑设计——三色灯开关（一）、实验指导书

本次实验（二）见博客：【数字电路与系统】【北京航空航天大学】实验：时序逻辑设计——三色灯开关（二）、需求分析和系统设计

说明：本次实验的代码使用verilog编写，文章中为阅读方便，故采用matlab代码格式。

2.3、功能仿真测试

2.3.1、测试程序设计

//mode_run模块：
因为仿真本来就是理想信号，所以需要去掉debounce模块进行仿真

module test2;

	// Inputs
	reg clk;
	reg rst;
	reg key0;
	reg key1;

	// Outputs
	wire [3:0] led;

	// Instantiate the Unit Under Test (UUT)
	mode_run_1 uut (
		.clk(clk), 
		.rst(rst), 
		.key0(key0), 
		.key1(key1), 
		.led(led)
	);

	initial begin
		// Initialize Inputs
		clk = 0