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RSS订阅原创 总线仲裁器的简单verilog实现
仲裁器（maybe可以《自制CPU总线这本书》）受曹远志同学影响看了一看自制CPU这本书，看到总线部分，就想到了这个仲裁器，就写了玩玩轮询仲裁按序0、1、2、3、4、5…优先级一个个排下来第一种根据输入作为状态转移条件：//以输入信号作为状态机的转移条件，写得比较冗余//优先级排序ABC// 总线上挂3个信号A,B,C，仲裁信号grant[1:0]。// grant[1:0]=2’...
2019-05-15 21:53:27
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原创 握手机制的verilog实现
保持寄存器+握手“一种解决总线同步问题的方法是使用一个保持寄存器和握手信号”，这也就是“先异步暂存，后同步写入”的方法分别编写了发送时钟域和接收时钟域的代码进行测试，用到两组MEM,以便于观察实验结果：//发送端代码//接收域应答信号ack采用两级寄存器同步,便于时序收敛module woshou_tx( input rst_n, input t_clk, input ack,...
2019-04-28 20:35:54
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原创 两块同步FIFO实现乒乓操作
乒乓操作同步FIFO实现乒乓fifo1进行写，fifo2进行读（第一次没有可读，考虑数据流入的第一个周期很短）fifo控制模块，写完fifo1指定深度后，拉低写使能，转而拉高fifo2的写使能两块fifo，前提是一个fifo存储不够，或者写速率大于读速率module fifo_pingpang( input rst_n, input clk, input [7:0]data_in,...
2019-04-22 21:54:43
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原创 2019华为数字芯片实习生面试经历
一面业务面针对我简历上的一个项目，让我画框图，一开始我讲的几个模块比较细，讲了大概20分钟后技术官让我打住，只想听大概，然后就大概只讲了几个模块功能，画完框图；之后给了我一段输入输出波形，写实现代码和电路，就是上升沿检测这种；再之后问我一些日常问题，比如什么时候学的，成绩怎么样，我就一通吹兴趣是第一生产力，虽然我成绩不咋地。然后告诉我技术面给我过了。二面综合面二面又让我讲项目画框图，不过...
2019-04-17 21:57:02
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原创 利用chipscope抓取内部信号
1.软件与硬件平台软件平台：win10+ISE14.7硬件平台：FPGA型号 XC6SLX452.任务要求调用ISE内部IP核生成ROM，初始化ROM数据。利用chipscope观察ROM读时序和从中读取的数据。3.各模块例化3.1 创建ROM初始化文件Xilinx FPGA的片内ROM支持初始化数据配置。我们创建一个名为rom_init.coe的文件，注意它的后缀一定是“.coe”...
2019-02-21 16:05:42
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原创 异步FIFO的设计思路及verilog代码
一：设计要点1.结构框图如上图所示的同步模块synchronize to write clk，其作用是把读时钟域的读指针rd_ptr采集到写时钟（wr_clk）域，然后和写指针wptr进行比较从而产生或撤消写满标志位wfull；类似地，同步模块synchronize to read clk的作用是把写时钟域的写指针wptr采集到读时钟域，然后和读指针rptr进行比较从而产生或撤消读空标志位r...
2019-02-20 13:04:50
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原创 并行转串行 串行转并行输出模块
并行转串行 串行转并行输出模块夏宇闻Verilog 第15章学习笔记通信协议：scl为高，sda由高跳变低，start；scl为高，sda由低跳变为高，stop；scl为低，sda数据位才能变化两个模块ptosda和out16hi，将ptosda并转串模块的串行输出给out16hi串转并模块，输出对应的高位电平代码如下//************************并行数据转一种...
2018-12-28 17:50:02
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异步FIFO设计思路指导
2019-02-20
空空如也
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