- 博客(8)
- 收藏
- 关注
RSS订阅原创 Verilog语法（六）——常用原语及UDP
Verilog中的UDP（User-Defined Primitive）是一种自定义的数字逻辑原语，允许用户根据自己的需求创建新的模块。不过，原语在实际使用中非常少见，所以本文只是对基本语法的一个介绍与归纳
2023-03-16 21:35:42
3538
原创 Verilog语法（五）——任务和函数
在Verilog中，task和function都用于定义可以重复使用的代码块，区别在于function用于计算表达式并返回一个值，而task用于执行一些操作并不返回值。
2023-03-13 20:54:41
459
原创 Verilog语法（三）——赋值语句
在 Verilog 中，阻塞赋值、非阻塞赋值和连续赋值是用于赋值操作的不同语法。它们之间的区别主要在于赋值时机和对后续代码执行的影响。
2023-03-06 21:36:35
2375
2
原创 Verilog语法（二）——运算符
Verilog HDL 中支持多种运算符，包括算术运算符、比较运算符、逻辑运算符、位运算符等等。以下是一些常用的运算符及其用法。
2023-03-05 17:58:15
5238
原创 verilog语法（一）——模块和变量定义
Verilog HDL 的模块定义是用于描述数字电路的基本单元。模块定义由模块名、端口列表和模块主体组成。// 模块主体endmodule模块名是用于标识模块的唯一名称，可以由数字、字母、下划线和美元符号组成。端口列表是模块与外部环境进行通信的接口，包括输入端口、输出端口和双向端口，用逗号分隔。每个端口由方向和端口名称组成，方向包括 input、output 和 inout。模块主体是用于描述数字电路的具体实现，由一系列 Verilog HDL 语句组成，包括变量定义、门级建模、控制结构等。
2023-03-02 22:04:03
1886
原创 数字集成电路设计简介及设计方法
数字集成电路（Digital Integrated Circuits，DIC）是一种能够处理数字信号的电路。它由多个数字逻辑电路元件组成，包括逻辑门、寄存器、计数器、加法器、乘法器等。数字集成电路广泛应用于计算机、通信、控制系统等领域，是现代电子技术中的重要组成部分。数字集成电路的设计方法主要包括逻辑设计、电路仿真和物理设计等多个方面。在逻辑设计中，设计人员需要选择适当的逻辑门和时序元件，以实现所需的功能，并对电路进行优化，以达到尽可能高的性能和可靠性。
2023-02-28 22:13:02
2369
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人