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Verilog
文章平均质量分 72
kyle_ic
这个作者很懒,什么都没留下…
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Verilog语法(六)——常用原语及UDP
Verilog中的UDP(User-Defined Primitive)是一种自定义的数字逻辑原语,允许用户根据自己的需求创建新的模块。不过,原语在实际使用中非常少见,所以本文只是对基本语法的一个介绍与归纳原创 2023-03-16 21:35:42 · 4120 阅读 · 0 评论 -
Verilog语法(五)——任务和函数
在Verilog中,task和function都用于定义可以重复使用的代码块,区别在于function用于计算表达式并返回一个值,而task用于执行一些操作并不返回值。原创 2023-03-13 20:54:41 · 662 阅读 · 0 评论 -
Verilog语法(四)——过程块和流程控制
介绍Verilog中过程块和控制语句的使用原创 2023-03-06 22:18:51 · 1291 阅读 · 0 评论 -
Verilog语法(三)——赋值语句
在 Verilog 中,阻塞赋值、非阻塞赋值和连续赋值是用于赋值操作的不同语法。它们之间的区别主要在于赋值时机和对后续代码执行的影响。原创 2023-03-06 21:36:35 · 2651 阅读 · 2 评论 -
Verilog语法(二)——运算符
Verilog HDL 中支持多种运算符,包括算术运算符、比较运算符、逻辑运算符、位运算符等等。以下是一些常用的运算符及其用法。原创 2023-03-05 17:58:15 · 5823 阅读 · 0 评论 -
verilog语法(一)——模块和变量定义
Verilog HDL 的模块定义是用于描述数字电路的基本单元。模块定义由模块名、端口列表和模块主体组成。// 模块主体endmodule模块名是用于标识模块的唯一名称,可以由数字、字母、下划线和美元符号组成。端口列表是模块与外部环境进行通信的接口,包括输入端口、输出端口和双向端口,用逗号分隔。每个端口由方向和端口名称组成,方向包括 input、output 和 inout。模块主体是用于描述数字电路的具体实现,由一系列 Verilog HDL 语句组成,包括变量定义、门级建模、控制结构等。原创 2023-03-02 22:04:03 · 2180 阅读 · 0 评论