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RSS订阅原创 EDA自动生成门控时钟-clock gating
门控时钟是常用的低功耗设计手段。时钟的负载和翻转率都很大，在模块或寄存器不工作时，关闭时钟，从而可以减少时钟翻转带来的功耗。门控时钟一般分为两个层次，block层次和门级层次（寄存器层次） 1、block层次block层次的clock gating就是在模块不工作时，直接关掉时钟树输出到该模块的时钟，从而降低时钟的功耗 1、门级层次（寄存器级层次）门级层次的clock gating是在数据无效时关闭寄存器的时钟，从而降低时钟在寄存器上所开销的功耗。生成方法如下图所示（转自IC小鸽）简单来说就是
2021-10-12 17:12:38
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原创 Verilog中的阻塞赋值与非阻塞赋值
在学习verilog的时候，阻塞赋值与非阻塞赋值一直都是困扰我们的一个难题。大家通常都会听到一个说法：简单来说就是组合逻辑用阻塞赋值，时序逻辑用非阻塞式赋值。这样的做法一般是不会出错的，尤其在如今数字电路规模越来越大的情况下，遵循这一规则往往是比较好的做法。如果仅仅理解到了这一步，那就是知其然但不知其所以然了。下面讲一些我个人对于赋值的一些拙见，欢迎大佬们批评指正。 首先，我们先要搞懂阻塞和非阻塞的含义。阻塞与非阻塞其实是软件中的概念，阻塞是指该条语句或进程是在整个流程中的某一步，必须执行完这一步才
2021-10-12 15:30:48
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空空如也
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