Verilog中的阻塞赋值与非阻塞赋值

在学习verilog的时候，阻塞赋值与非阻塞赋值一直都是困扰我们的一个难题。

大家通常都会听到一个说法：简单来说就是组合逻辑用阻塞赋值，时序逻辑用非阻塞式赋值。这样的做法一般是不会出错的，尤其在如今数字电路规模越来越大的情况下，遵循这一规则往往是比较好的做法。如果仅仅理解到了这一步，那就是知其然但不知其所以然了。

下面讲一些我个人对于赋值的一些拙见，欢迎大佬们批评指正。

首先，我们先要搞懂阻塞和非阻塞的含义。
阻塞与非阻塞其实是软件中的概念，阻塞是指该条语句或进程是在整个流程中的某一步，必须执行完这一步才能往下执行。而非阻塞也是指该条语句或进程是整个流程中的某一步，但是并不需要执行完这一步才能执行后面的流程，这一步在执行过程中可以“挂起来”，在没有执行完从情况下，就可以先执行后面的流程。
现在，我们回到赋值。
硬件描述语言有两个作用：仿真与综合。

要搞懂阻塞与非阻塞赋值，也需要从这两个方面进行说明。

1、仿真

仿真是软件行为，在讲仿真的时候我们暂时不需要考虑代码与实际生成的电路的关系，而只需要认为我们写的代码是对电路行为的建模。

仿真器在执行代码的时候，实际上是有先后顺序的。比如说在5ns时刻，我们需要同时完成下面两个赋值：

a=b;
c<=a;

这两条语句在我们看来在同一时刻发生的事情，但是仿真器执行必然是有先后顺序的。

在这里，我们需要引入一个时间片(time slot)的概念。一个时间片可以认为是一个时刻，在一个时间片内可以划