为什么尽量不使用双沿时钟 缺点1:不对称的时钟占空比会导致违背建立和保持时间。缺点2:很难确定关键信号的路径。缺点3:很难使用像插入扫描链这样的设计方法学。缺点4:一般PLL能保证时钟上升沿的jetter和skew,但是很难保证时钟下降沿的。