Verilog硬件描述语言

硬件描述语言HDL是具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言,这种特殊结构能够:
  • 描述电路的连接
  • 描述电路的功能
  • 在不同抽象级上描述电路
  • 描述电路的时序
  • 表达具有并行性
HDL主要有两种:Verilog和VHDL。Verilog起源于C语言,因此非常类似于C语言,容易掌握;VHDL起源于ADA语言,格式严谨,不易学习。目前使用Verilog语言较多。
Verilog的主要应用包括:
  • ASIC和FPGA工程师编写可综合的RTL代码
  • 高抽象级系统仿真进行系统结构开发
  • 测试工程师用于编写各种层次的测试程序
  • 用于ASIC和FPGA单元或更高层次的模块的模型开发
Verilog可以在三种抽象级上进行描述:
  • 行为级
    用功能块之间的数据流对系统进行描述
    在需要时在函数块之间进行调度赋值。

  • RTL级/功能级
    用功能块内部或功能块之间的数据流和控制信号描述系统
    基于一个已定义的时钟的周期来定义系统模型

  • 结构级/门级
    用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性,特别是时序方面。
    在综合时用特定工艺和低层元件将RTL描述映射到门级网表

Verilog知识点细密繁杂ÿ

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