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FPGA
FPGA的相关知识
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这个作者很懒,什么都没留下…
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状态机时钟输出
标题##状态的自我维持always @(posedge sys_clk or negedge rst_n) begin if(rst_n == 1'b0) begin clk_out <= 0; data_cnt03<=4'd0; end else begin if(data_cnt03<4'd8)begin data_cnt03<=data_cnt03+1'b1; e原创 2020-12-12 18:47:50 · 152 阅读 · 0 评论 -
状态机
module dacOut( input clk , //绯荤粺鏃堕挓 input rst_n , //绯荤粺澶嶄綅锛屼綆鐢靛钩鏈夋晥 //DA(AD9708) input [31:0] data_in, input [31:0] data_en, output reg da_data , output reg clk_out1,原创 2020-12-12 11:17:03 · 69 阅读 · 0 评论 -
verilog 仿真文件
verilog 仿真文件。原创 2023-07-05 11:19:06 · 256 阅读 · 0 评论