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verilog
weixin_43460762
这个作者很懒,什么都没留下…
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verilog中的32位下降沿检测
verilog中的32位下降沿检测今天在刷HDL bits的时候刷到一道题,记录一下学习过程。题目:对于32位向量中的每一位,当输入信号从一个时钟周期的1变为下一个时钟周期的0时进行捕获。“捕获”意味着输出将保持1,直到寄存器被重置(同步置位)。每个输出位的行为类似于SR触发器:在发生1到0的转换之后,应该将输出位设置为1。当复位reset高的时候,输出位应该在时钟上升沿复位(到0)。如果上述两个事件同时发生,则置位reset具有优先级。在下面的示例波形的最后4个周期中,“reset”事件比“set原创 2020-06-05 17:42:09 · 540 阅读 · 0 评论 -
基于 Vivado 调用 ROM IP core设计DDS
基于 Vivado 调用 ROM IP core设计DDS原作者:NingHeChuan(宁河川)转载 2019-12-11 21:56:12 · 396 阅读 · 0 评论