weixin_43517955的博客

原创 基于Vivado clock wizard IP动态时钟配置

在FPGA PL端或PS端能动态配置时钟输出，时钟频率、相位、占空比可控。

原创 基于FPGA的滤波系数重载的数字滤波器

整个框架分为三个部分，滤波系数的输入、滤波系数的重载，低通滤波。其中，滤波系数我通过串口送入，经过一个异步FIFO进行跨时钟处理(串口的时钟和滤波器的时钟可能不同)，在经重载模块送入低通滤波器模块，这里低通滤波器直接采用赛灵思的官方IP核。输出波形如下图所示，滤波器默认加载的是滤除5MHz的抽头系数，再加载完3MHz滤波系数后，输出为1MHz正弦波。网上有很多关于此IP核的说明与使用，本文就不在阐述，主要说下核心配置，首先是滤波器系数配置界面，滤波器系数可使用Matlab生成，具体操作可参考（

原创 使用CRC生成器完成Verilog代码的快速开发

使用CRC生成器完成Verilog代码的快速开发

原创 DAC8820+FPGA驱动

***DAC8820+FPGA驱动***链接：https://pan.baidu.com/s/1sc32HCc1K0stAIHpLX4y_g提取码：0xtn复制这段内容后打开百度网盘手机App，操作更方便哦...

原创 基于FPGA的FFT变换

原创 FPGA（NCO）做DDS

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原创 Sdram Verilog开发(初始化)

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原创 Fir低通滤波器（Verilog手写代码）

Fir低通滤波器（Verilog手写代码）对于fir低通滤波器，现在很多视频上讲的都是调用IP核，的确，firIP核既简单又快捷，而且效果还不错，但是在使用上也会受限，毕竟他的抽头系数是先固定好的。现在小编来教大家用Verilog手写Fir。手写代码有一下一些好处，首先可以让大家对fir的结构了解的更熟悉，其次抽头系数可以通过 外部 设备从写入ram，传给FPGA可以实现fir-3db可变。再...

原创 Stemwin(基于打点函数)

Stemwin(基于打点函数)本工程本人自测，在TLT9341_SPI总线可用，对于其他的LCD屏，可基于本工程进行相应修改。基于Stemwin的移植，我将从以下几个方面做介绍：一：Stemwin的发展以及我们为什么要进行enwin的移植二：Stemwin的基本工程的搭建三：内存的分配及滴答定时器的建立四：打点函数的移植五：工程下载验证由于world上的照片无法直接加入进博客里，就...