design和tb在vcs下仿真需要注意的点

舍月

于 2022-08-25 13:24:49 发布

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分类专栏： VCS VERILOG 文章标签： vim

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在写design的时候，在首行加上timescale，与tb一致

在写tb的时候，出来timescale外，首行添加include“design.v”,不然会报错，无法模块例化，注意，必须要加.v

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