UVM入门教程
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简单介绍UVM
数字IC小笨鸟
这个作者很懒,什么都没留下…
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001 认识UVM
UVM(Universal Verification Methodology)是一种用于验证集成电路的方法学。UVM建立在SystemVerilog语言基础之上,并且提供了一个标准化的,可重用的验证组件和验证环境,以提高验证效率和质量。验证组件,即UVC(UVM Component),在验证环境中模拟DUT上下游的IP的功能,从而使得DUT的功能能够被完全测试。图中DUT是一个3:1的多路复用器,它有一组输入端口和三组输出端口。原创 2024-07-14 14:22:04 · 364 阅读 · 1 评论 -
002 UVM的结构层次丨UVM Component
此外,在大型验证环境中,有许多用于配置的变量,也可以定义在一个data item的类中,通常继承自uvm_object。UVM也为UVCs (UVM Component) 提供了许多子类,如:uvm_sequencer, uvm_driver, uvm_monitor等。UVM为这些验证组件提供了相应的类,它们继承自uvm_component。这些类库涵盖了从基本的对象管理、序列化、随机化到高级的验证组件和功能,如代理、驱动器、监视器、覆盖率和报告机制等。原创 2024-07-14 16:16:19 · 281 阅读 · 0 评论