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原创 FPGA的 基本结构(Xilinx 公司Virtex-II 系列FPGA )

以Xilinx 公司Virtex-II 系列FPGA 为例,介绍其基本结构。

2025-01-09 16:14:44 1408 1

原创 宇航用VIRTEX5系列FPGA的动态刷新方法及实现

SRAM型FPGA在宇航领域有广泛的应用,为解决FPGA在空间环境中的单粒子翻转问题,增强设计的可靠性,本文给出了一种低成本的抗辐照解决方案。该方案从外置高可靠存储器中读取配置数据,通过定时刷新结合三模冗余的方式消除单粒子影响,提高系统的鲁棒性。

2025-01-09 15:54:17 1121 1

原创 Verilog语法之四:运算符

介绍Verilog常用的8类运算符,配合代码实例

2025-01-08 11:00:00 2207

原创 配置数据的抗辐照加固方法

介绍几种配置数据的抗辐照加固方法

2025-01-07 11:10:43 583

原创 ISE和Modelsim安装教程

ISE和Modelsim安装程序+安装教程+仿真设置,包括1.ISE和Modelsim安装教程,2.ISE 联合 Modelsim 仿真设置

2025-01-07 10:20:51 1210

原创 VHDL一键转换为Verilog HDL的方法

介绍一种代码转换工具,可以一键将VHDL转换成Verilog HDL

2025-01-06 15:28:26 909

原创 Verilog语法之三:变量

FPGA初学者入门教程,硬件描述语言Verilog HDL入门教程

2025-01-05 13:00:00 1104

原创 Verilog语法之二:常量

Verilog HDL入门教程,FPGA程序入门,零基础新手入门

2025-01-04 10:00:00 1140

原创 FPGA可重构技术

介绍FPGA 可重构技术的实现方法,包括全局重构和部分重构

2025-01-03 14:33:41 1286 1

原创 Verilog语法之一:简单的Verilog HDL模块

FPGA初学者教程,带你零基础入门

2025-01-03 10:28:13 1363

原创 小白如何快速入门Verilog?

介绍Verilog的基本语法,写了十三篇文章,让小白“快速见识猪如何跑”,每一篇讲解一类语法,结合正确的示例代码和错误的示例代码,有的章节对个别语法进行了归纳总结,帮助初学者加深理解。小白们可以每天学习一章,结合下文提供的Verilog经典例程,争取两周内轻松搞定Verilog语法。

2025-01-01 11:00:00 1620

原创 Verilog语法之〇:Verilog HDL简介/Verilog语法介绍

我为初学者小白们将Verilog语法进行了总结,写了十三篇文章,手把手带领初学者入门

2025-01-01 10:00:00 649

原创 5分钟带你了解Verilog HDL语法结构

Verilog HDL语法结构介绍,一篇足够入门

2024-12-31 10:19:30 1190 1

原创 FPGA设计流程及工具软件介绍

FPGA设计流程及工具软件介绍

2024-12-31 09:40:14 1203

原创 快速入门FPGA与Verilog HDL系列1

文章介绍新手小白如何在FPGA和Verilog领域入门,如何从入门到精通,再到专家。用实战项目带领新手踏入行业大门。

2024-12-30 14:53:01 981

原创 一种基于动态部分重构的FPGA自修复控制器

介绍一种基于FPGA动态部分重构技术的自修复控制器, 能够根据系统的故障自检测信号,自主完成FPGA故障区域中部分位流的调度和配置刷新,有效缓解单粒子应对FPGA器件造成的影响。

2024-12-29 18:15:34 1083 4

原创 FPGA三模冗余TMR工具(二)

本文介绍当前主流的基于寄存器传输级的三模冗余工具(Register-Transfer Level,RTL),基于重要软核资源的三模冗余工具,以及新兴的基于高层次综合的三模冗余工具(High Level Synthesis,HLS)。

2024-12-28 19:06:16 934

原创 FPGA三模冗余TMR工具(一)

介绍当前主流的基于寄存器传输级的三模冗余工具(Register-Transfer Level,RTL),基于重要软核资源的三模冗余工具,以及新兴的基于高层次综合的三模冗余工具(High Level Synthesis,HLS)

2024-12-27 10:43:14 1109 1

原创 FPGA三模冗余4项关键技术(二)

本文总结当前TMR工具中广泛使用、效果明显的优化技术,主要包括:细粒度TMR技术、系统分级技术、配置刷新技术、状态同步技术。

2024-12-26 15:45:44 1717

原创 FPGA中三模冗余的4项关键技术(一)

本文总结当前TMR工具中广泛使用、效果明显的优化技术,主要包括:细粒度TMR技术、系统分级技术、配置刷新技术、状态同步技术

2024-12-26 15:39:41 1571

原创 FPGA抗单粒子容错的方法

目前主流的FPGA抗单粒子容错设计方法主要包括冗余法和配置刷新法两类,其中冗余法又分为硬件冗余法、时间冗余法和信息余法3种;配置刷新法又包括外部刷新和内部刷新两种

2024-12-25 11:06:42 406

原创 9种抗单粒子翻转的方法

介绍9种航天器常用的单粒子翻转防护设计方法

2024-12-25 10:52:41 1036

原创 一种基于XC7V690T的在轨抗单粒子翻转系统(二)

介绍一种基于XC7V690T的在轨抗单粒子翻转系统架构,可以提高XC7V690T在轨抗单粒子翻转的能力及配置文件注数修改的灵活性。

2024-12-24 14:43:29 737 1

原创 一种基于XC7V690T的在轨抗单粒子翻转系统(一)

介绍一种基于XC7V690T的在轨抗单粒子翻转系统架构,可以提高XC7V690T在轨抗单粒子翻转的能力及配置文件注数修改的灵活性。

2024-12-24 14:37:58 809

原创 一种宇航用VIRTEX5系列FPGA的动态刷新方法

介绍一种低成本的抗辐照解决方案。该方案从外置高可靠存储器中读取配置数据,通过定时刷新结合三模冗余的方式消除单粒子影响,提高系统的鲁棒性。

2024-12-23 16:11:19 689 6

原创 一种SRAM-FPGA在轨重构的工程设计

介绍一种基于静态随机存取存储器型现场可编程门阵列(SRAM-FPGA)在轨重构的方法,该重构设计可以完成目标FPGA的功能升级以及在轨实时刷新,工作稳定正常。

2024-12-23 13:58:20 1163 1

原创 基于FPGA架构的高可靠在轨可重构系统

主处理单元由FPGA、存储芯片等构成,是系统的接收模块,负责接收控制处理单元发送的配置数据和配置指令,对数据进行校验。重构控制FPGA接收到重构指令后,读取存储芯片中的配置数据,对SRAM型FPGA进行功能重构,配置完成后,检测配置结果,将配置状态返回给上级模块。在轨可重构系统不改变在轨设备的硬件架构,由地面站发送配置数据,航天器接收配置数据并回传配置状态信息,然后对配置数据进行存储,根据地面需求及配置指令加载配置程序,实现航天器的软件在轨重构功能。待重构FPGA采用SRAM型FPGA,是在轨重构的对象。

2024-12-20 15:52:16 569

原创 基于SEM的FPGA抗单粒子翻转技术

Xilinx公司旗下的SRAM型FPGA上应用了一种名为SEM软件错误修复的加固技术,这项技术提升了配置RAM的单粒子软错误检测和修复效率。但这种技术需要使用一定的逻辑资源和存储资源,可能会发生单粒子软错误。本文提出一套基于SEM的FPGA抗单粒子翻转解决方案,并给出在XC7K410T型FPGA上的试验验证结果。这套方案既能够利用SEM在加固效率和平均故障时间上的优势,又能避免SEM核发生单粒子软错误。

2024-12-19 14:16:03 662 1

宇航用VIRTEX5系列FPGA的动态刷新方法及实现

SRAM型FPGA在宇航领域有广泛的应用,为解决FPGA在空间环境中的单粒子翻转问题,增强设 计的可靠性,本文给出了一种低成本的抗辐照解决方案。该方案从外置高可靠存储器中读取配置数据,通过定时刷新结合三模冗余的方式消除单粒子影响,提高系统的鲁棒性。

2025-01-09

 ISE14.7安装包之7

 ISE14.7安装包之7

2025-01-02

 ISE14.7安装包之6

 ISE14.7安装包之6

2025-01-02

 ISE14.7安装包之5

 ISE14.7安装包之5

2025-01-02

 ISE14.7安装包之4

 ISE14.7安装包之4

2025-01-02

 ISE14.7安装包之3

 ISE14.7安装包之3

2025-01-02

 ISE14.7安装包之2

 ISE14.7安装包之2

2025-01-02

ISE14.7安装包之1

ISE14.7安装包之1(CSDN限制软件大小,压缩包共计7个,请在我的资源里面查找)

2025-01-02

Modelsim安装软件

Modelsim安装软件

2025-01-02

Verilog HDL示例代码之13-进阶设计

示例代码》》》-> 顺序脉冲发生器 -> 序列信号发生器 -> 用组合电路实现的 ROM -> 256×8 RAM 模块 -> 256×16 RAM 块 -> 用函数实现简单的处理器 -> 微处理器的测试代码 -> 自动转换量程频率计控制器 -> 长帧同步时钟的产生 -> 引入了 D 触发器的长帧同步时钟的产生 -> 数字跑表 -> 4 位数字频率计控制模块 -> 4 位数字频率计计数子模块 -> 频率计锁存器模块 -> 交通灯控制器 -> “梁祝”乐曲演奏电路 -> 自动售饮料机 -> 多功能数字钟 -> 电话计费器程序 -> 11阶FIR 数字滤波器 -> 16 位高速数字相关器 -> ROM操作 -> RAM操作 -> I2C—EEPROM控制器 -> 数据栈操作——LIFO(后进先出) -> 同步FIFO代码一 -> 同步FIFO代码二 -> 同步FIFO代码二测试代码 -> LED流水灯操作 -> 4X4键盘矩阵与7段数码管 -> 数字频率计 -> 乒乓游戏机 -> 交通控制器 -> 数字钟一 -> 数字时钟二 -> 自动售货机 -> 出租车计费器 -> 电梯控制器 -> 利

2024-12-31

Verilog HDL示例代码之12-仿真语法举例

示例代码》》》》-> 延迟定义块举例 -> 激励波形的描述 -> 用 always过程块产生两个时钟信号 -> 存储器在仿真程序中的应用 -> 8 位乘法器的仿真程序 -> 8 位加法器的仿真程序 -> 2选1 多路选择器的仿真 -> 8 位计数器的仿真

2024-12-31

Verilog HDL示例代码之11-编解码应用

示例代码》》》-> BCD码— 七段数码管显示译码器 -> 8-3编码器(case语句) -> 8-3编码器(优先编码) -> 3-8编码器 -> 3-8译码器 -> 8-3优先编码器 -> 用函数定义的 8-3优先编码器 -> 七段数码管译码器 -> 奇偶校验位产生器 -> (7,4)线性分组码编码器 -> (7,4)线性分组码译码器 -> (7,4)循环码编码器 -> (7,4)循环码纠错译码器 -> CRC编码

2024-12-31

Verilog HDL示例代码之10-状态机设计

示例代码》》》》-> 状态机设计的例子 -> 自动售卖机状态机 -> 自动售卖机状态机测试代码 -> 一个简单的状态机设计--序列检测器 -> 利用状态机实现比较复杂的接口设计

2024-12-31

Verilog HDL示例代码之09-串并转换

示例代码》》》》-> 4 位串并转换器 -> 串行输入串行输出 -> 串行输入并行输出 -> 并行输入串行输出 -> 串并转换——左移位和右移位实现 -> 并行数据流转换为一种特殊串行数据流模块的设计 -> 通过模块实例调用实现大型的设计

2024-12-31

Verilog HDL示例代码之08-语法语句

示例代码》》》-> 同位宽操作和扩位操作 -> !、&&、||运算符举例 -> 比较运算符举例 -> 组合逻辑运算举例 -> 与、或、非、异或、同或运算符 -> 移位操作符(放大19倍) -> 缩位运算符 -> 非阻塞赋值 -> 阻塞赋值 -> 阻塞赋值方式描述的移位寄存器 1 -> 阻塞赋值方式描述的移位寄存器 2 -> 阻塞赋值方式描述的移位寄存器 3 -> 非阻塞赋值方式描述的移位寄存器 -> 用 always过程语句描述的简单算术逻辑单元 -> 用 initial过程语句对测试变量 A、B、C赋值 -> 用 begin-end 串行块产生信号波形 -> 用 fork-join 并行块产生信号波形 -> case语句 -> case语句(优先编码) -> 用 casez 描述的数据选择器 -> 隐含锁存器举例 -> 用 for语句描述的七人投票表决器 -> 用 for语句实现2 个 8 位数相乘 -> 用 repeat实现8 位二进制数的乘法 -> 同一循环的不同实现方式 -> 用 if-else语句描述的 4选1 MUX -> 用 case语句描述的 4选1 MUX -> 位置

2024-12-31

Verilog HDL示例代码之07-分频

示例代码》》》-> 经典2分频 -> 2分频信号、4分频信号、8分频信号 -> 12分频 -> 6分频 -> 7分频 -> 5分频占空比50% -> 任意计数分频

2024-12-31

Verilog HDL示例代码之06-异步复位同步释放

代码实例》》》》》》同步复位异步释放

2024-12-31

Verilog HDL示例代码之05-乘法器

-> 8 位并行乘法器 -> 4×4查找表乘法器 -> 8 位加法树乘法器 -> while语句乘法器 -> for语句乘法器 -> repeat语句乘法器 -> 乘累加器(MAC)代码 -> 乘累加器的测试代码

2024-12-31

Verilog HDL示例代码之04-各类加法器

-> 调用门元件实现的 1 位半加器 -> 数据流方式描述的 1 位半加器 -> 采用行为描述的 1 位半加器 -> 采用行为描述的 1 位半加器 -> 调用门元件实现的 1 位全加器 -> 数据流描述的 1 位全加器 -> 数据流描述的1 位全加器 -> 行为描述的 1 位全加器 -> 混合描述的1 位全加器 -> 1 位全加器进位输出 UDP 元件 -> 包含 x态输入的 1 位全加器进位输出 UDP 元件 -> 用简缩符“?”表述的 1 位全加器进位输出 UDP 元件 -> 结构描述的4 位级连全加器 -> 数据流描述的 4 位全加器 -> 4 位全加器的仿真程序 -> 行为描述的 4 位全加器 -> 4位全加器——通过task和并联四个一位全加器模块实现 -> 4位全加器——通过function和并联四个一位全加器模块实现 -> 8 位全加器 -> 累加器顶层连接文本描述 -> 非流水线方式 8 位全加器 -> 4级流水方式的 8 位全加器 -> 8 位级连加法器 -> 8 位并行加法器 -> 8 位超前进位加法器 -> 减法器-不带借位 -> 减法器-带借位

2024-12-31

Verilog HDL示例代码之03-各种计数器

4 位计数器+ 4位计数器(电平触发)+ 4位计数器(边沿触发)+ 4 位计数器的仿真程序+ 4位计数器——带清零端、置数端和使能端+4位计数器——带清零端、置数端、使能端和计数方向+ 同步置数、同步清零的计数器+行为描述方式实现的 4 位计数器+4 位 Johnson计数器(异步复位)+十进制模24计数器+模为60 的 BCD码加法计数器+减法计数器+模值可变计数器+可变模加法/减法计数器

2024-12-31

Verilog HDL示例代码之02-逻辑门、三态门、mux等

Verilog HDL示例代码之02-逻辑门、三态门 -> “与-或-非”门电路 -> 与非门——混合结构描述 -> 用 case语句描述的 4选1 数据选择器 -> 持续赋值方式定义的 2选1 多路选择器 -> 阻塞赋值方式定义的 2选1 多路选择器 -> 门级结构描述的 2选1MUX -> 行为描述的 2选1MUX -> 数据流描述的 2选1MUX -> 调用门元件实现的 4选1 MUX -> 用 case语句描述的 4选1 MUX -> 数据流方式描述的 4选1 MUX -> 用条件运算符描述的 4选1 MUX -> 带使能端的四选一电路 -> 四选一电路多种描述 -> 比较器模块 -> 任务实现比较器 -> 行为描述三输入与门 -> 3选1 多路选择器 UDP 元件 -> 基本门电路的几种描述方法 -> 用 bufif1 关键字描述的三态门 -> 用 assign语句描述的三态门 -> 三态双向驱动器 -> 三态双向驱动器 -> 二输入与非门——结构描述 -> 二输入与非门——行为描述(case语句) -> 二输入或非门——结构描述 -> 二输入或非门——行为描述

2024-12-31

Verilog HDL示例代码之01-锁存器、触发器、寄存器、移位寄存器等

-> 电平敏感的 1 位数据锁存器 UDP 元件 -> 上升沿触发的 D 触发器 UDP 元件 -> 带异步置 1 和异步清零的上升沿触发的 D 触发器 UDP 元件 -> 基本 D 触发器 -> D触发器——三态控制端8位 -> 带异步清 0、异步置 1 的 D 触发器 -> 带同步清 0、同步置 1 的 D 触发器 -> 带异步清 0、异步置 1 的 JK 触发器 -> JK触发器 -> SR锁存器 -> T触发器 -> 电平敏感的 1 位数据锁存器 -> 带置位和复位端的 1 位数据锁存器 -> 8 位数据锁存器 -> 8 位数据寄存器 -> 8 位移位寄存器 -> 触发器设计实例 -> 电平敏感型锁存器设计实例之一 -> 带置位和复位端的电平敏感型锁存器设计实例 -> 电平敏感型锁存器设计实例之三 -> 移位寄存器设计实例 -> 八位计数器设计实例之一 -> 八位计数器设计实例之二

2024-12-31

基于SEM的FPGA抗单粒子翻转技术,提出一套基于SEM的FPGA抗单粒子翻转解决方案,并给出在XC7K410T型FPGA上的试验验证结果

Xilinx公司旗下的SRAM型FPGA上应用了一种名为SEM软件错误修复的加固技术,这项技术提升了配置RAM的单粒子软错误检测和修复效率。但这种技术需要使用一定的逻辑资源和存储资源,可能会发生单粒子软错误。 本文提出一套基于SEM的FPGA抗单粒子翻转解决方案,并给出在XC7K410T型FPGA上的试验验证结果。这套方案既能够利用SEM在加固效率和平均故障时间上的优势,又能避免SEM核发生单粒子软错误。

2024-12-20

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