关于case语句default的讨论

最新推荐文章于 2024-05-06 15:09:29 发布
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分类专栏： 数字IC技巧 文章标签： verilog
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标题 ：关于case语句default的讨论

讨论下case语句中default写在前后对综合的影响，同时顺道看下case1语句真的很鸡肋吗，为什么没人用？？？
//====================================================================
default写在case语句前:
在这里插入图片描述
综合结果如下：
在这里插入图片描述
cells 8，Total cell area 6.0368，max_delay 0.24

default写在后：
在这里插入图片描述
综合结果如下：
在这里插入图片描述
cells 20，Total cell area 18.6592
由此可以看出普通的case语句default写在后：cell数及面积大大增加

下面顺便看下case(1’b1)语句是很鸡肋吗？
首先值得注意的一点就是case(1’b1)语句综合出来的是带有优先级的，即item中同一时间只能一个为高电平，否则按照顺序依次输出，因为case语句一旦匹配就会跳出case
简答 的case1语句如下：default在前
在这里插入图片描述

综合结果如下：
在这里插入图片描述
cells 5 ，Total cell area 3.7044 ，max delay 0.24
接下来试试default在后的区别：
在这里插入图片描述
在这里插入图片描述
cells 12，Total cell area 15.5036
可以看出case1语句default写在后：cell数及面积大大增加，delay也增加
//====================================================================
上面的的讨论，对于default在后的case我没有看max delay是因为default在后时路径跟理想中的不一样，这个后续再追一下，但可以肯定的是case1语句相对于普通case语句的优越性，还有default写在前的好处，但需要注意一点就是case1语句生成的是优先编码器，最多只有一个en信号有效时使用，需注意使用条件

Captain_Rail
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12-01 8989
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default
qq_61537872的博客
02-02 5958
default的作用就是switch语句里所有的case都不成立时所要执行的语句。 1、default关键字用来标记switch语句中的默认分支。default块没有隐式结束点。break语句通常在每个case或default块的末尾使用，以便在完成块时退出switch语句。 2、C语言是一门实践性和动手能力要求很高的大学主干课程。可以通过使用关键字default来控制默认构造函数的生成，显式地指示编译器生成该函数的默认版本。 3、计算switch后表达式的值，并逐个与case后常量表达式的值相比较，当表
Verilog语法回顾--case语句
qq_53922164的博客
04-14 1256
包含在case和endcase之间的代码（也包括casex和casez）..endcasecasez语句是case语句的一个变种。casez语句允许“z”和“?”值在比较时被当作不关心的值。如果“z”和“?”在case_expression和case_item中，那么就不关心对应的位。“z”和“?”的等价的。注意：当编写可综合的代码时，要小心使用casez；使用casez时，最好使用？表示不关心。casex语句是case语句的一个变种。casex语句允许“x。
switch case default
zhangMY12138的博客
04-22 5409
default在switch开头： （1）若所有case都不满足条件，则执行default，并执行default语句之后的case语句，直到break或结束， （2） default在switch中间： 若所有case都不满足条件，同上，直接执行default语句，并执行default语句之后的case语句，直到break或结束， （3） default在switch末尾： 若所有c...
Case中default的综合结果
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qq_43433724的博客
05-06 246
在使用case语句时，不完备的case语句会导致Vivado综合时推断出锁存器。
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