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这个作者很懒,什么都没留下…
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Verilog8位并行乘法器设计,数码管动态扫描,分时复用
本代码仅供学习参考实验要求8位并行乘法器主要功能要求:按键1,异步复位按键2,流水灯,6个数码管显示学号后六位按键3,调节8位乘法器的输入X,X显示到左边前2个数码管按键4,调节8位乘法器的输入Y,Y显示到中间2个数码管按键5,求值,按下后,计算X乘以Y的结果,用Z表示,并显示到数码管按键6,X从00开始自动递增到FF,Y从00开始自动递增到FF,计算乘法结果,输入输出均要显示,显示尽量有几秒钟的时间,能够在验收时看的清楚(不一定从0开始递增,可自行设定初值)原创 2020-10-21 16:04:23 · 2434 阅读 · 2 评论 -
verilog 实现多功能数字钟,定时,报时,校时功能
实验4:数字钟的设计与仿真实验框图设计实验目的优化第8章数字钟的程序,优化的具体内容主要是与时钟相关,采用同源时钟,经过严格的计数器分频后再连接到所有触发器,时钟不能经过多路选择器直接连接到触发器的时钟端编写测试激励,对数字钟进行仿真,要求仿真到的内容有:时分秒、电台报时、定时闹钟、分频,调整时间等,用modelsim完成仿真在quartus新建一个工程,完成编译、综合、器件和引脚分配,生成sof和pof文件,下载#实验内容六十进制和二十四进制搭建十进制计数器设计module cou原创 2020-06-23 18:07:56 · 12713 阅读 · 14 评论 -
verilog8位乘法器的流水线实现
实验目的熟悉并掌握时序逻辑电路的设计方法对利用功耗换取性能有更深一步的了解熟悉掌握提升电路效率的方法实验原理将b的每一位乘a数组得到结果左移相应的位数后逐级相加。分频模块将50mhz的信号分解成200hz的信号控制模块将输出分解成4组信号4组信号刷新数码管8位流水线乘法器,四个时钟周期得到结果:module mulit_8bitspipelining(a,b,clk,rst,z); input [7:0]a,b; input clk; input rst; out原创 2020-05-24 13:54:29 · 3377 阅读 · 1 评论 -
verilog 8位全加器
8位全加器实验原理先构建一位全加器,在将8个全加器串起来,低位的进位传送到下一个全加器里。一位全加器的构建列出真值表A,B:加数,Ci:来自低位的进位Sum:和 ,Co:进位verilog代码实现module fulladder(Sum,Co,A,B,Ci); input A,B,Ci; output Sum,Co; wire S1,S2,S3; xor (Sum,A...原创 2020-04-06 23:52:16 · 23879 阅读 · 4 评论 -
verilog 8位乘法器构建(附门级电路失败构建)
8位乘法器的构建实验原理8位乘法器有多种构建方式门级建模:先构建一位全加器,构建出16位全加器,构建1*8乘法器,将乘数a每一位与另一个乘数b相乘,结果加到最终结果里,然后左移一位进行下一步。(正文附录有失败方法可供参考)数据流建模:乘数a每一位与乘数b相与,再将结果移相当的位相加,此方法太麻烦且很难使用循环,所以此报告不讨论。行为建模:抽象算法,取出乘数a的一位,如果为1,则d相加结...原创 2020-04-07 21:50:27 · 4907 阅读 · 2 评论