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3.在Tcl中写入如下语句 write_xsim_coverage -cov_db_dir cRun1 -cov_db_name DB1.Vivado平台上评估Code Coverage。1.在Vivado setting中更改仿真设置。如果Tcl 中出现以下语句代表设置成功。5. 会有浏览器界面弹出report.4.在Tcl中写入如下语句。
2024-08-29 15:58:59
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原创 Verilog 读取数据时遇到 illegal use of queue operation的一种解决方法
读取数据时遇到以上错误，在xcelium未报错但在vivado中报错，改用for loop一个个赋值。Verilog 读取数据的一种方法(这里写自定义目录标题)
2024-01-04 15:28:49
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原创 一种Jumbo Frame Driver的写法-FPGA开发
记录一种发送Jumbo Frame 的Driver 写法Verilog 编程关于发送Jumbo Frame的Driver Design看了组里数字大佬的code，感觉这种方法用来循环发送超大数据帧的写法很nice，记录一下下，以后可以用上。tntb在tb文件中用case 语句 循环输出tx_axis_mac_tdata。 决定输出data的tx_count 决定于fifo2ddr 中的state machine。可以修改count number从而控制输出data frame sizing。Her
2021-12-14 18:01:14
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原创 更新一下自己的现状吧
现在是2021年11月了，时间过得可真快啊。记得应该是两年前才写的博客，那时候自己也是非常纠结煎熬。时过境迁了，当时担忧的工作现在也已经解决了，但是当时陪伴我的男友已经不在了。三年多的感情，从大四到工作一直都在的人现在已经牵着别人的手了。我也要开始改变我的规划，要继续好好的工作。没有他的日子，多了很多空闲时间，我开始看书，各种书，学新的编程语言。看到他也开始用我给他推荐的leetcode刷题了，虽然只刷了四道，虽然他是我一直打扰到他学习编程。但是我这个人就是倔吧，你说我不好我也要方方面面比你好，我也开始刷.
2021-11-20 22:28:44
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原创 Veriloga中输出出现延迟解决方法
Veriloga建模仿真出现delay的解决想用verilog建立一contention detector,但建模仿真后出现输出结果有延迟，同事提醒可能时间建立有问题。原代码如下：下面是仿真结果：从结果看输出有一定延迟，veriloga理应是理想模型不应该有这样的问题。同事提醒后加入语句bound_step(1n)。解决！debug后仿真结果...
2020-06-24 18:06:45
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原创 记录下现在的咸鱼生活吧！
好久没来博客上逛了，更新下目前的状态，已经在自己想去的公司工作半年多了。但是感觉这半年自己越来越咸鱼了，可能是公司要求不是很严格，没有996所以自己压力也不大。想想去年找工作的时候自己还挺挫败的，想着如果能找到心仪的工作就能一帆风顺，如果面试被拒就人生永无出头之日。其实现在想想，当时结果与否发生什么，你面对的焦虑，困难在未来一个也不会少的。也会异想天开想想如果进了华为现在会怎么样呢？找工作真的是要被拒连环拒，要是面过了一个后面offer接二连三，大家不要因为小小的挫折气馁啊！...
2020-05-15 16:48:16
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原创 华为2019勇敢星面试失败
昨天晚上考完数电，凌晨两点才到的深圳。早上十一点，到了喜来登酒店参加华为的实习生面试。结果，失败了。面试官直接和我说准备秋招吧。状态码查询也是41，没过。这已经是自己自第一家海康威视起，第四次面试失败了。每次失败都知道，自己要多读书，把知识基础打牢，每次都不长教训。我觉得我自己是一个特别糟糕的人，男朋友也觉得我邋遢不再像原来一样和我拉手一起走。面试屡屡失败，简历上写着熟练的东西被人家一问就问住。总...
2019-03-27 20:45:27
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原创 第一篇博客，记录下目前找工作进度吧
这里写自定义目录标题今天是2019年的3月20号，天气有点阴今天是2019年的3月20号，天气有点阴春招开始了，目前只去过华为的宣讲和ASTRI的宣讲，真的真的很想进ASTRI呀！华为这个月13号投的简历，昨天收到的笔试链接，今天晚上7点笔试。求过求过呀！下午刷刷题看看吧，上午看视频复习，就酱。...
2019-03-20 11:31:36
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空空如也
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