Veriloga中输出出现延迟解决方法

最新推荐文章于 2024-02-12 19:12:55 发布
最新推荐文章于 2024-02-12 19:12:55 发布
阅读量2.7k 收藏 2
点赞数 2
分类专栏： 工作复盘 文章标签： verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_43899797/article/details/106949157
版权

Veriloga建模仿真出现delay的解决

想用verilog建立一contention detector,但建模仿真后出现输出结果有延迟，同事提醒可能时间建立有问题。原代码如下：


下面是仿真结果：
在这里插入图片描述
从结果看输出有一定延迟，veriloga理应是理想模型不应该有这样的问题。同事提醒后加入语句bound_step(1n)。解决！

debug后仿真结果
在这里插入图片描述

红茶不加糖
关注
  • 2
    点赞
  • 踩
  • 2
    收藏
    觉得还不错? 一键收藏
  • 2
    评论
专栏目录
FPGA必备基础7：verilog的6种延迟操作
weixin_58041278的博客
04-18 1530
顾名思义，就是FPGA语句的延迟问题。在这里，有三种赋值方式：连续赋值、阻塞赋值、非阻塞赋值；有两种延迟方式：正规延迟、内定延迟。两者相乘则共有6种方式延迟。
Verilog语法之延时
qq_37590544的博客
05-29 1万+
Verilog延时说明连续赋值中的延时LHS中加延时assign #2 y = ~a;assign #(2,3) y = ~a;assign #(2,3,4) y = ~a;LHS中加延时 说明 LHS: Left-Hand-Side，左式; RHS: Right-Hand-Side，右式; `timescale 1ns/100ps; 连续赋值中的延时 LHS中加延时 assign #2 y = ~a; 描述：非门的延时为2ns，输入端信号变化到输出端体现出来需要2ns时间。即a发生变化后，经过2ns
【Verilog-A】延迟波形代码测试与仿真
heqianwan的博客
09-20 3882
多多交流
Verilog 仿真事件中的延时分析
qq_43214511的博客
12-28 1万+
Verilog 仿真中的延时 这里写目录标题Verilog 仿真中的延时1. 电路的延时2. Verilog 中的时序模型3. Verilog 中的仿真延迟语句4. 在 Verilog 建模中增加延时5. 总结 1. 电路的延时 在实际电路中存在两种延迟，惯性延迟 (Inertial delay) 和传导延迟 (Transport delay) 惯性延迟 定义：若元件的输入信号的脉冲宽度小于一定值时，元件的输出没有响应，也就是说元件具有一定的惯性。 产生原因：当脉冲到达时，由于脉冲宽度小于元件本身的延迟，
verilog小坑——注意delay中valid使能的使用
weixin_39891956的博客
06-19 624
例子： reg [DATA_WIDTH-1:0] data_dly [SHIFT_NUM-1:0]; reg [SHIFT_NUM-1:0] data_dly_v; always @(posedge clk) begin : l integer i; if(~rst_n) for(i=0; i<SHIFT_NUM; i=i+1) begin data_dly[i] <= 'd0;
关于verilog的时延研究
贱贱的剑
07-27 636
研究Verilog的延时赋值问题
利用计数方法实现16分频的verilog代码
11-12
在Verilog中，通过计数方法实现分频的基本思路是使用计数器来跟踪输入时钟的周期，当计数达到预定值时，输出时钟翻转状态，从而产生所需频率的时钟信号。具体到16分频的场景，这意味着我们需要一个能够数到16的...
Quartus使用问题及解决方法总结.doc
09-18
### Quartus 使用问题及解决方法总结 #### 一、Found clock-sensitive change during active clock edge at time <time> on register "<name>" **原因**: 在 Verilog 或 VHDL 的设计文件 (vector source file) 中...
FPGA 控制DM9000A进行以太网数据收发的Verilog实现
01-12
2. **Verilog模块设计**：在Verilog中，设计一个控制器模块来驱动DM9000A，需要定义合适的输入输出信号，如数据线、控制线、时钟、使能信号等。模块内部可能包含状态机来管理不同操作阶段，例如发送数据前的握手、...
双线性插值FPGA代码Verilog
10-10
双线性插值是一种在图像处理和计算机图形学中广泛使用的插值方法，用于在二维空间上进行数据点的估算。在FPGA（Field-Programmable Gate Array）上实现双线性插值，可以高效地进行像素级别的图像缩放或重采样，尤其...
Verilog-AMS语言参考手册
08-17
Verilog-AMS和VHDL-AMS出现还不到4年，是一种新的标准。作为硬件行为级的建模语言，Verilog-AMS和VHDL-AMS分别是Verilog和VHDL的超集，而Verilog-A则是Verilog-AMS的一个子集。 Verilog-AMS硬件描述语言是符合IEEE 1364标准的Verilog HDL的1个子集。它覆盖了由OVI组织建议的Verilog HDL的定义和语义，目的是让数模混合信号集成电路的设计者，既能用结构描述又能用高级行为描述来创建和使用模块。所以，用Verilog HDL语言可以使设计者在整个设计过程的不同阶段（从结构方案的分析比较，直到物理器件的实现），均能使用不同级别的抽象。
Quartus II 中常见Warning 原因及解决方法
08-23
### Quartus II 中常见Warning原因及解决方法 #### 1. Found clock-sensitive change during active clock edge at time <time> on register "<name>" **原因**：在Quartus II 设计过程中，如果发现时钟敏感信号...
verilog-延迟语句
bleauchat的博客
09-21 8856
verilog延时
VerilogA学习 - VCO demo 合集
Clara_D的博客
06-11 8227
VerilogA学习 - VCO demo 合集 代码片来源于The Designer’s Guide网站（https://designers-guide.org），主要包括了1. 输出为正弦波、不含jitter 2. 输出为方波，不含jitter 3. 输出为方波，jitter类型是 white accumulating jitter 4. 差分正交VCO，输出为方波，jitter类型是 white accumulating jitter 另外，该网站还有许多其他的VerilogA代码demo可以参考，安
Verilog之delay的两种用法（inter/intra）
weixin_30289831的博客
11-15 2540
verilog语言中有两种延迟方式：inter-delay和intra-delay,关于inter和intra。这两个英文前缀都有“内部，之间”的意思，但又有所不同。inter表达不同事物之间，intra表达同类事物之间，两者具体的含义请细细体会：）。以阻塞式赋值为例（block assignment）： 1.inter-delay的表达式为:#delay-value a=b+c； ...
8-25 26 veriloga语言
热门推荐
liangpi777的博客
08-26 2万+
找了一些veriloga的资料。 主要是veriloga官方手册《Cadence®Verilog®-A Language Reference》 1.基尔霍夫定律撑起了整个电路学的大厦（当然也可以认为基尔霍夫定律只是麦克斯韦方程的简化版），作为模拟电路描述语言Verilog-A，同样将基尔霍夫定律作为其基本，最重要的两个概念便是流量(Flow)和位(Potential)，在电学里是电流和电压，在力学里可以是力和距离，在热学里可以是功率和温差，等等。 KCL：基尔霍夫第一定律又称基尔霍夫电流定律，简记为KCL，
Verilog和Verilog-A有什么区别
最新发布
weixin_45293089的博客
02-12 932
是 Verilog的扩展，专门用于建模和仿真模拟电路。它提供了描述和仿真模拟电路的能力，包括模拟器件、模拟信号和连续时间行为。Verilog-A广泛用于模拟电路设计、射频电路、模拟-数字混合设计和系统级建模。是一种硬件描述语言，广泛用于数字电路的设计、验证和仿真。Verilog和Verilog-A是两种互补的硬件描述语言，可以用于设计和仿真完整的电子系统。Verilog用于数字电路，而Verilog-A用于模拟电路。Verilog和Verilog-A都是硬件描述语言，用于设计和仿真电子系统。
verilog的延时语句
jiangbeicaizi000的博客
04-19 4032
延时语句有两种情况，如下： #10 a = b; //延时10ns后，在执行a=b； a = #10 b; //延时10ns后，将当前时刻的b值赋给a，即，先将要更新的值记录下来，延时10ns后，在赋给a; 测试用例如下所示： `timescale 1ns/1ps module tb_test_delay(); reg[3:0] x,y,z; reg[3:0] a; initial begin a = 0; //0时刻 a为0 #2
verilog 时延相关语法
Grady
01-11 4904
《Verilog HDL与数字系统设计简明教程》吴戈 人民邮电出版社 p34～35 1、时延的概念 连续赋值语句中经常出现时延，时延就是给出一个值，程序执行到此处就会暂停下来，等待这个值规定的若干个单位时间（单位时间的大小是默认值或由预处理指令timescale定义），然后再继续执行后面的语句。定义时延的形式是使用符号“#”，如#3就表示在此等待3个单位时间。 时延可以单独作为一句，如“#3;”就是程序中的一条语句。时延也可以内嵌在连续赋值语句中，跟在关键词assign之后。如果在连续赋值语句中没有定义时延
verilog开发中log tree
05-17
在 Verilog 开发中，log tree 是一种用于实现多输入逻辑函数的优化技术。通常在 Verilog 中，我们使用多个逻辑门来实现多输入逻辑函数，例如 AND、OR、NAND、NOR 等。但是，这种方式可能会导致电路的面积和延迟增加。 为了解决这个问题，可以使用 log tree 技术。log tree 是一种基于树状结构的逻辑优化方法，可以减少门延迟和面积。其思想是将多个逻辑门串联连接成一个树状结构，从而减少逻辑门之间的连接。 在 Verilog 中，可以使用 assign 语句和 ?: 运算符来实现 log tree。例如，下面的代码是一个实现 4 个输入 AND 函数的 log tree： ``` module log_tree( input [3:0] A, output Y ); assign Y = (A[3] & A[2]) ? ((A[1] & A[0]) ? 1'b1 : 1'b0) : 1'b0; endmodule ``` 在这个例子中，我们首先将 A[3] 和 A[2] 作为第一级输入，通过一个 AND 运算符将它们连接起来，然后使用 ?: 运算符将结果传递给第二级输入，即 A[1] 和 A[0]。最终，输出 Y 的值为所有输入的 AND 函数的结果。 使用 log tree 技术可以减少逻辑门的数量，从而减少电路面积和延迟。但是，这种技术可能会增加设计的复杂度和难度。因此，在实际开发中，需要根据具体情况选择适当的优化方式。
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值