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FPGA-ZYNQ
文章平均质量分 81
verilog zynq
yb_voyager
这个作者很懒,什么都没留下…
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FPGA 之 xilinx DDS IP相位控制字及频率控制字浅析
DDS原创 2023-08-12 19:47:02 · 1210 阅读 · 1 评论 -
FPGA 之 时序分析
FPGA 之 时序分析原创 2022-09-14 23:07:48 · 3462 阅读 · 2 评论 -
FPGA 之 设计实现过程
FPGA设计实现过程原创 2022-09-10 14:09:29 · 931 阅读 · 0 评论 -
Verilog 之并行,串行,数据类型,操作符号等相关基础归纳
Verilog 之并行,串行,数据类型,操作符号等相关基础归纳原创 2022-09-04 19:07:06 · 2630 阅读 · 0 评论 -
zynq-7000 vivado之address editor的使用
vivado SoC原创 2022-06-12 22:30:31 · 7457 阅读 · 1 评论 -
zynq7000 中断原理分析及IO中断解析
Zynq 7000 中断分析文章目录Zynq 7000 中断分析GIC及中断机理Crotex-A9常用汇编指令Zynq中断控制GPIO中断控制单IP双通道单IP多位双IP中断源GIC及中断机理Crotex-A9常用汇编指令类型指令描述备注内部数据传输指令MOV R0 R1R1 2 R0#0xFF:立即数:MOV R0, #0xFF内部数据传输指令MRS R0,SRSR 2 R0读特殊寄存器: MRS R0, CRSR内部数据传输指令MSR SR原创 2022-04-13 20:42:08 · 1532 阅读 · 0 评论 -
Zynq7000 USB2.0协议解析及USB控制器详解
USB 2.0规范及控制器文章目录USB 2.0规范及控制器USB2.0Univerasl Serial BusUSBHostUSB总线接口标准总线信号USB拓扑结构数据流模型数据编解码和位填充USB逻辑部件USB时间基准USB 描述符USB设备USB设备供电方式USB设备分层USB设备插入检测机制USB设备状态USB总线枚举USB传输传输类型包(Packet)事务(transaction)传输(transfer)传输种类传输机制Zynq USB DeviceHardware System系统接口控制器结原创 2022-04-05 22:21:22 · 7286 阅读 · 1 评论 -
Verilog 之《设计与验证VerilogHDL》- 同步设计原则, 多时钟处理
1.异步时序设计\同步时序设计异步电路特点电路的核心是核心逻辑用组合逻辑实现电路的主要信号,输出信号等不依赖于任何一个时钟信号,不是由时钟信号驱动触发器(FF)发生异步时序电路最大的缺点是容易产生毛刺不利于器件移植不利于静态时序分析(STA),和验证设计时序性能同步时序电路特点电路的核心逻辑用各类触发器实现电路主要信号, 输出信号由时钟边沿驱动触发器发生,同步时序电路可以较好的避免毛刺有利于器件移植,STA,验证设计时序性能同步设计原则:使用时钟边沿触发所有操作数据原创 2021-09-04 17:42:23 · 755 阅读 · 0 评论 -
Verilog 之《设计与验证VerilogHDL》- RTL级建模
1. 阻塞赋值 \ 非阻塞赋值 \ 连续赋值对于时序逻辑,即always 模块的敏感列表为沿敏感信号 (时钟或者复位的上下沿),统一使用非阻塞赋值 “<=”对于always模块的敏感列表为电平信号的组合逻辑,统一使用阻塞赋值 “=”对于assign关键字描述的组合逻辑 (通常为连续赋值语句) ,统一使用 “=” ,变量定义为 wire 型变量注:在后两项中使用 “=” 主要原因在于避免产生组合逻辑环, 其会导致在时序路径无法被工具分析从而使不同批次器件逻辑功能发生一定概率的错误2. 寄原创 2021-08-02 22:26:09 · 1030 阅读 · 0 评论 -
Zynq-7000 AMP运行模式下的软件切换及多版本固化运行
Zynq平台AMP运行模式下的软件切换及多版本固化运行1. Zynq双裸核AMP运行环境构建 11.1 Zynq架构概要 11.2 Zynq启动与配置 21.2.1 启动流程概述 31.2.2 PS硬件启动阶段 31.2.3 PS软件启动阶段 41.2.4 启动文件构成 41.2.5 启动模式 41.2.6 BootROM的执行 51.2.7 FSBL或用户代码执行 51.2.8 PL启动处理 61.2.9 PL配置路径 61.2.10原创 2021-05-24 22:25:18 · 4350 阅读 · 0 评论 -
Zynq-7000基于zynq平台裸跑LWIP协议栈的详解(万字长文)
1. LWIP协议栈·· 11.1 LWIP库·· 21.2 LwIP原理分析·· 31.2.1 动态内存管理·· 31.2.2 数据包pbuf 41.2.3 网络接口·· 71.3 PS的千兆以太网控制器·· 72. 硬件部署·· 92.1 Ethernet硬件设计·· 92.2 Vivado工程创建·· 103. 软件设计·· 133.1 LwIP echo Server 133.2 Ethernet Server构建·· 153.2.1 系统平台·· 153.2.2 TCP原创 2020-12-13 17:59:47 · 13063 阅读 · 1 评论 -
Zynq-7000 PS重配置PL
环境搭建Zynq-7000的结构分为PS(ARM)和PL(FPGA),当然也可以理解为PL作为一种外设挂载在PS端。在正常的系统加载顺序(FALSH \ SD -> FSBL -> PL ->BITSTRAM ->PS ELF)完成后重新配置PL程序,可以利用XLINX官方BSP逻辑xdecfg_polled_example的Demo例程实现PS配置PL比特流,将指定DDR空间的数据配置到FPGA。具体的平台启动方式如图1-1。1.1 Vivado工程创建选择create .原创 2020-09-24 20:49:10 · 8065 阅读 · 23 评论 -
Zynq-7000 SoC内为PL分配的信号
原创 2020-09-20 21:32:15 · 191 阅读 · 0 评论 -
Zynq-7000 AXI总线接口和协议
amba_axi4.pdf,本文图片来源Zynq支持三种AXI总线,拥有三种AXI接口。AXI4:(For high-performance memory-mapped reqirements)主要面向高性能地址映射通信的需求,是面向地址映射的接口,允许最大256轮的数据突发传输。AXI4_Lite:(For simple,low-throughput memory-mapped communicatin)是一个轻量级的地址映射单次传输接口,占用很少的逻辑单元。AXI4_Stream:(For hi原创 2020-09-13 21:13:35 · 807 阅读 · 0 评论 -
Zynq-7000 启动与配置
对网络上的描述进行总结学习:(需要继续补充)原创 2020-09-13 19:16:20 · 483 阅读 · 0 评论 -
Zynq-7000 信号,接口,引脚
· 引脚供电PS和PL供电相互独立,但是PS供电必须在PL之前PS-PL MIO-EMIO 信号和接口MIO 是I\O外设连接的基础。但是MIO引脚个数只有54个。通过配置可将I\O信号连接到MIO引脚, 通过EMIO接口, 也可将PS内的I\O外设连接到PL中(包含PL器件引脚)。允许PS内的I\O外设控制器与PL内的用户定制逻辑连接,这样可以访问更多的器件引脚(PL引脚)。I\O控制器的I\O多路复用信号是不同的,即一些IO端口信号只能使用MIO引脚,而不能使用EMIO,即这部分的I.原创 2020-09-13 19:11:09 · 2432 阅读 · 0 评论 -
Zynq-7000 SoC内的互联结构
互联结构实现 Zynq-7000 SOC内PS内各个模块的连接, 以及PS和PL的连接.基于AXI高性能数据通路的PS互联在PS内用于连接各个模块主要包含 OCM互联单元和中央互联单元OCM 互联central Interconnect和PL的访问, 提供256KB SRAM的OCM访问CPU和ACP接口,通过SCU访问OCM时,有最低的延迟中央互联中央互联为64位宽度,通过其可以将IO端口和DMA控制器连接到DDR存储器控制器和OCM,此外,可以连接到用于互联PL逻辑的AXI_.原创 2020-09-13 18:40:33 · 679 阅读 · 0 评论 -
Zynq-7000 SoC处理系统PS的构成
Zynq-7000 SoC处理系统PS的构成应用处理器单元 (APU) 应用处理单元高性能特性,兼容ARM处理器 即:存储器单元DDR控制器Quad-SPI控制器静态存储器控制器I/O外设两个三模式以太网控制器两个USB控制器两个SD\SDIO控制器两个SPI控制器两个CAN控制器两个UART控制器两个IIC控制器总共54个PS一侧的MIO引脚应用处理器单元 (APU) 应用处理单元高性能特性,兼容ARM处理器 即:双核ARM Cortex-a9多核处理器 (ARM V7).实时运行选项. 允许单原创 2020-09-06 13:40:11 · 1174 阅读 · 0 评论