- 引脚供电
PS和PL供电相互独立,但是PS供电必须在PL之前
- PS-PL MIO-EMIO 信号和接口
- MIO 是I\O外设连接的基础。但是MIO引脚个数只有54个。
通过配置可将I\O信号连接到MIO引脚, 通过EMIO接口, 也可将PS内的I\O外设连接到PL中(包含PL器件引脚)。允许PS内的I\O外设控制器与PL内的用户定制逻辑连接,这样可以访问更多的器件引脚(PL引脚)。
- I\O控制器的I\O多路复用信号是不同的,即一些IO端口信号只能使用MIO引脚,而不能使用EMIO,即这部分的IO端口信号不能通过EMIO引入PL。
(PS内的USB端口信号,四-SPI端口信号和SMC接口信号就不可以通过EMIO引入PL)
通过MIO, I\O外设端口映射可以出现不同的位置,使用来自多个端口的映射信号能实现每个信号的布线。 甚至可以通过EMIO接口,将PL引脚和PS引脚混合,来构建信号。
千兆以太网(吉比特以太网)控制器(除此控制器,大多数外设在MIO和EMIO可保持相同的功能)
为减少引脚使用个数,在RGMII模式时,使用4位MIO端口引脚,速率为250MHz。
在GMII模式引脚下,使用8位EMIO引脚,速率125MHz,在使用EMIO转换之前,必须通过LVL_SHFTR_EN使能PL电平转换器。
- MIO 是I\O外设连接的基础。但是MIO引脚个数只有54个。
- MIO信号布线
- MIO[53:0]配置寄存器用于控制MIO内的信号连接。在Zynq-7000 SoC中使用4级复用,用于控制MIO到MIO的各个输入\ 输出信号。
- 高速数据信号(千兆以太网的RGMII和用于USB的ULP1)只通过1级多路复用,低速信号线(UART和IIC端口)可以通过所有4即多路复用。
由MIO_PIN寄存器内的每个比特位独立控制用于每个MIO引脚的布线。
- MIO引脚分配因素
- 两个MIO电压组
MIO引脚分割程两个独立配置的I\O缓冲区集合
a. 第0组(Bank0),引脚范围为MIO[15:0]
b. 第1组(Bank1),引脚范围为MIO[53:16]
在配置界面完成每个引脚的电压配置 ,1.8V,2.5V,3.3V - 启动模式引脚
用于设置启动模式的MIO引脚,可以分配给PS内的I\O外设使用。在可用的MIO引脚中,引脚MIO[8:2]用于确认 :1.启动Zynq-7000 SoC外部设备 2.使能 / 旁路PLL是时钟 3. MIO组所使用的电压模式
当释放 PS_POR_B复位信号后, Zynq-7000 SoC将对启动模式引脚采样PS_CLK个周期,用于确定Zynq-7000 SoC的启动模式 - I\O缓冲区输出使能控制
由MIO_PIN[TRI_ENABLE] 寄存器位来控制每个MIO输出/输入缓冲区的输出使能,MIO_MST_TRI寄存器为选择信号的类型(输入 / 不是)。使能输出满足下列条件:
a. MIO_PIN_XX[TRI_ENABLE] = 0
b. MIO_MST_TRIx[PIN_xx_TRI] = 0
c. 信号为输出或 I/O外设希望驱动一个I/O信号 - 选择从SDIO设备启动Zynq-7000 SoC
配置界面配置SDIO设备。外部SDIO设备通诺Zynq-7000 SoC器件的[40:45]引脚 - 静态存储器控制器(SMC)接口
SMC接口会消耗大量的MIO引脚,所以PS只提供一个SMC接口,并且不支持EMIO引入到PL。
Zynq-7000 SoC嵌入式系统,当使用MIO为SMC分配引脚实现连接外部一个8为NAND Flash 时占用为Quad-SPI的MIO引脚。所以SPI不可用,端口限制为8位。一个16位的NAND Flash。 则不能使用以太网0 。 SRAM/NOR接口消耗70%MIO引脚 - Quad-SPI接口
如果Zynq-7000 SoC的嵌入式系统设计中使用了PS内的quad-SPI子系统,则必须使用引脚较少的存储器quad-SPI接口(QSPI_0)。另一个SPI接口(QSPI_1)是可选的,用于两个存储器的布局(并行或堆叠)
在Zynq-7000 SoC嵌入式设计中,不要单独使用quad-SPI1 - MIO[8:7]引脚