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RSS订阅原创 关于昨天异步fifo最后交换时钟问题
首先增加两个标志位来表明，正在写和正在读：wr_running和rd_running。目的是可以清楚观察读写效率。下面为读时钟20MHz，写时钟为10MHz：读数据和写数据都不+1 上图可知，读写依然交替进行。都+1操作：读写都在进行，不会出现写满状态，写一直进行。写数据+1操作，读数据不+1：读数据+1，写数据不+1：所以昨天猜想慢时钟+1操作，增加效率的想法使作物的。原因应该是忽略了数据需要先写入才可以读取。...
2020-07-25 14:05:59
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原创 关于这两天写的异步fifo代码是否遗漏数据问题
wr_fifo中：rd_fifo中：这两个地方是否有+1操作：如果只有写数据有+1，读数据不+1，会出现数据漏写问题，读数据正常图中画圈数据被漏掉。如果都不+1，则运作正常，只是当状态计数器从2’d1状态转到2’d0状态后（即fifo满/空时），要一直等到fifo空/满之后才会再开始工作，稳定在读写交替的状态。如下图：读写使能完全不重叠。如果都进行+1操作：还是会出现漏写数据的问题。读数据正常如果只有读数据+1，写数据不+1：读写正常，而且读写操作有重叠部分，所以效率高一点。上.
2020-07-24 22:47:28
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原创 关于异步FIFO的时钟同步问题分析
1.时钟同步原理通过增加两个寄存器来实现时钟同步对于fifo来说，无论是写地址在读时钟下同步，还是读地址在写时钟下同步，被同步地址都会是延迟两个时钟周期之前的地址，所以在进行比较判断的时刻，参与判断的同步地址总是小于等于当前时刻的真实地址。那么，对于判断满信号full，由于满信号判断条件为写地址是否追上读地址，即rd_addr - wr_addr == 0, 在判断条件中，rd_addr 应该是领先的一方，否则将会出现超前写数据的情况，所以应该将读地址同步到写时钟下。同步后的判断条件则变为：rd
2020-07-23 11:00:16
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原创 关于数据位数及标识范围应该注意的问题
像上图中，num_frequency为18位，CLK_FS为25位，fx_cnt和fs_cnt都是32位虽然CLK_FS / fs_cnt * fx_cnt = CLK_FS * fx_cnt /fs_cnt ， 但是等式右边先算乘法，很容易超出这两个数原本位数所表示的最大范围，所以会造成截断数据，进而所得出的结果是不对的。一上午因为这一个错误改了好久。...
2020-07-19 11:00:31
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原创 FPGA上VGA移动小方块实验
通过移动小方块顶点来实现小方块在屏幕上的移动。废话不多说直接上vga_display模块代码：驱动模块以及pll时钟模块与上个实验相同。顶层模块代码如下，主要实现以上几个模块的例化与组合连接：顶层框图生成如下：硬件下载验证结果：需要注意的是，在display模块中，为了实现方块顶点的移动，定义了一个计数模块，为了实现每10ms顶点移动一次。还定义了移动方向、移动时能以及判断移动条件等。...
2020-07-18 11:17:32
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原创 FPGA上VGA显示彩色条
1.VGA接口先不废话，上图：常用的就是1、2、3、13、14，本次小实验也是只用了这五条信号线。在VGA的传输标准中，信号被分为RGB三个原色信号，然后经过数模转换之后，在同步信号的同步下在三个通道中单独传输，同步信号如下：其中，行同步信号是对VGA驱动时钟进行计数（扫描像素点），而场同步信号是对行同步信号进行计数，即扫描完一行后场同步信号计数才+1.看上图可以得出，c*q即为分辨率。2.RGB信号相关与RGB相关接口有三个，即RGB三个通道，如果不进行扩展只能显示8种颜色，所以一般开发
2020-07-18 10:30:16
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原创 利用系统时钟计时
一定要注意一定位数所能存储最大值问题！系统时钟假设为50MHz，那么1/50MHz为20ns，如果计时0.2s，那么就要计数posedge（或者negedge）110^7 次。 10^7 需要24位才可以存储。而拿系统时钟为20MHz，那么1/20MHz为50ns，如果计时1s，那么就要计数posedge（或者negedge）210^7 次。 210^7 需要25位才可以存储。仿真的时候没有注意位数最大值的问题，即24位的无法存储210^7，因为代码是在50MHz基础上改的，所以只改了数字，
2020-07-11 16:52:04
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原创 FPGA上LED流水灯实现
1.实现方案流程如此下图：在这里计数器的实现需要系统时钟的参与，所以需要找到所用FPGA系统时钟引脚，由于所使用的FPGA比较老，未能找到原理图，只能依照板子上写的找线索，如下图：所以是PIN_22引脚复位键sys_rst_n也没有，就找了一个按键代替。2.代码flow_led代码如下：在这里插入代码片...
2020-07-10 21:14:16
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原创 Quartus 与modelsim se联合仿真
**1.首先下载并安装两个软件**modelsim se是从下面网址下载并破解的（未使用altera-modelsim，这两个是不一样的）http://www.xue51.com/至于quartus忘记从哪里下的了2.下载好需要进行设置设置顺序为：Tools–>options出现下图窗口设置好路径就可以了：modelsim安装目录下的win64文件夹，一定要注意是设置Modelsim那一栏，而不是Modelsim-altera那一栏（这个对应安装Modelsim-altera）设置
2020-07-09 17:20:54
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空空如也
空空如也
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