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原创 E203调试
1、git clone https://2、cd fpga3、make install CORE=e2033、vivado建个工程,把install下的rtl包进去4、cd mcu200t5、依次source board.tcl prologue.tcl init.tcl init_setup.tcl ip_tcl impl.tcl6、在vivado的source下generate一下两个ip7、把tb/下的tb_top加载来测试一下WARNING: Simulation object /
2021-02-05 23:16:40
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原创 2021-02-05
针对蜂鸟E203的RISCV工具链安装![在这里插入图片描述](https://img-blog.csdnimg.cn/20210205202900485.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,s这个要安装32位:./configure --prefix=$RISCV --with-arch=rv32gc --with-abi=ilp32这个地方应该不需要d,d是双精度支持将e200_opensource/sirv-
2021-02-05 20:31:43
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原创 2021-02-05
1、lto版本问题,gcc5.0的版本是4.2需要6.0,gcc9.2的版本是6.0,需要的是8.0,就把gcc9.2的lto和lto-wrap放入gcc5.0中2、似乎安装了anaconda之后有问题
2021-02-05 20:03:54
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原创 RISCV-GNU-Toolchain安装问题
1、git clone https://github.com/riscv/riscv-gnu-toolchain2、cd riscv-gnu-toolchain3、git submodule update --init --recursive在这时发现无法访问boringssl.googlesource.com/boringssl那么输入 grep -rn ‘https://boringssl.googlesource.com/boringssl’,找到所有的url,然后将其改为:https:/
2021-02-04 19:16:02
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原创 GEM5编译中出现的问题解决
GEM5编译中出现的问题解决1、下载https://gem5.googlesource.com/public/gem5中的数据,1)翻墙,直接下载tar.gz2)git clone https://github.com/uart/gem5-mirror2、pip install m5失败的问题,显示 no module found m5.util1)直接从https://github.com/uart/gem5-mirror/tree/master/src/python/m5下载m5包,并将其放在
2021-02-04 14:14:13
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原创 如何在嵌入式fpga系统下关闭pcap打开icap核用以重构
基于xilinx zcu102开发板我用的开发板的xilinx zcu102开发板,使用xilinx公司提供的petalinux工具制作linux系统。当linux系统加载之后发现,无论如何都不能关闭pcap功能。关闭pcap需要往CSU_PCAP_CTRL寄存器写0才可以。但是在linux系统下无论如何都无法写入0到此寄存器。后来发现,启动文件BOOT.BIN中包含三个文件分别是fsbl文件...
2019-05-08 22:51:01
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原创 Xilinx Vivado Block Design时与或非IP核
在用vivado的block design设计方法设计时,可以用Utility vector logic IP核来产生与或非 逻辑
2019-04-30 18:23:59
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原创 Xilinx Ultrascale+ 使用PRC向ICAP E3核输入码流重构时无反应
[ ]在使用ICAP核重构FPGA电路时,需要控制PCAP_ctrl寄存器,将PL部分的从PCAP模式换成ICAP重构模式,这个寄存器的地址可以参考添加链接描述,在用sdk从sd卡读取bin格式的码流文件送入ddr之后,直接用Xil_out32函数向这个寄存器写入0x00000000即可。然后会发现用ILA捕捉ICAP E3接口的信号,已经有码流信号了。...
2019-04-30 14:01:00
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原创 如何用xilinx sdk输出hello world
具有ARM处理器的Xilinx FPGA可以使用SDK工具编写C代码,经过编译之后,通过JTAG接口,将机器码输入到ARM处理器中,控制其运行。首先,使用Vivado工具,创建自己的工程,可以使用Vivado的Block Design设计方式,导入Zynq处理器,PL部分的可编程逻辑可选可不选。之后Export Hardware。如果生成了位流文件,则需要勾选Include Bitstream...
2019-04-11 17:48:44
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空空如也
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