一文弄懂Verilog静态时序分析中的建立时间和保持时间 建立时间和保持时间，是静态时序分析中的重要一环，通常以建立时间裕量和保持时间裕量的形式出现，来评价Verilog设计的电路是否符合要求。而静态时序分析，又是评价Verilog代码能否在FPGA等硬件载体中稳定运行得一个重要手段，是上板调试前的必要步骤，因此初学者应该充分理解其含义，为后续的深入学习打下基础。
一文读懂数字信号处理中的汉明编码Hamming Coding 一文读懂数字信号处理中的信道编码技术——汉明编码（Hamming Coding）的原理。Hamming编码作为一种线性分组码，由于实现简单、性能较好而被广泛应用于实际中。
一文读懂数字信号处理中的交织（Interleaving） 交织（Interleaving）在数字信号处理中，扮演着处理突发错误的角色，其原理是，通过将原始多bit的数据打乱，从而使得在出现突发错误的时候，不至于出现连续的多个bit的错误，而是将错误的bit数据分散到多个数据中，即多个数据都出现1bit的错误，然后，再经过前向纠错等技术的纠错，就可以轻易地把单bit的错误纠正过来，从而实现数据的无错误传输
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