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RSS订阅原创 现代ADC中采样率往往远低于输入信号带宽
问题：为什么很多现代ADC的信号带宽要远远大于其最大采样频率？根据采样理论，信号频率不是应该限制为采样频率的一半吗？还有，输入级带宽较小不是可以降低功耗吗？回答：在过去十年间，这点确实已经成为采样ADC的一种常见特性。不过，由于输入级通常包括开关电容采样电路，因此带宽增加几乎未对ADC功耗造成太大影响。在带有输入缓冲器的ADC中，这些放大器的功耗与其带宽大致成比例，但随着现代放大器工艺的继续发展...
2020-02-17 13:25:51
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原创 EndNote X7使用笔记
EndNote X7使用笔记@TOC1、网站导入时选RIS格式2、若文本导入（知网等）发现乱码，可以电脑上打开文本文件，另存为，下方UTF-8或ANSI 换一下3、导入PDF文件后，是根据DOI号识别的，有时识别不出，尝试把文件名改成对的，然后右键，选择查找文献更新4、自动监测文件夹：编辑-首选项-PDF处理5、Google学术搜索可以单篇导出，但要先设置好：右边三角形-设置-文献管理-...
2020-01-29 21:42:11
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转载 quartus的Error Can't place multiple pins assigned to pin locatio解决办法_关于NCEO引脚
在编译工程时出现Error (176310): Can’t place multiple pins assigned to pin location Pin_F16 (IOPAD_X53_Y21_N14)可以从提示中看出是一个引脚复用的原因但是在原工程中只是将PIN_F16作为普通IO引脚分配给模块使用。在FPGA的原理图中看到PIN_F16既作为模块IO引脚使用，同时也被nCEO用到。...
2019-11-27 13:59:39
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原创 输入阻抗和输出阻抗
输入阻抗输入阻抗（input impedance)是指一个电路输入端的等效阻抗。在输入端上加上一个电压源U，测量输入端的电流I，则输入阻抗Rin就是U/I。你可以把输入端想象成一个电阻的两端，这个电阻的阻值，就是输入阻抗。在同样的输入电压的情况下，如果输入阻抗很低，就需要流过较大电流，这就要考验前级的电流输出能力了;而如果输入阻抗很高，那么只需要很小的电流，这就为前级的电流输出能力减少了很大负...
2019-08-31 15:24:11
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转载 自相关系数
1、介绍相关函数是描述信号X(s),Y(t)（这两个信号可以是随机的，也可以是确定的）在任意两个不同时刻s、t的取值之间的相关程度。两个信号之间的相似性大小用相关系数来衡量。定义：称为变量 X 和 Y 的相关系数。若相关系数 = 0，则称 X与Y 不相关。相关系数越大，相关性越大，但肯定小于或者等于1.。相关函数分为自相关和互相关。下面一一介绍自相关函数是描述随机信号 x(t) 在任意不同...
2019-06-11 10:50:50
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转载 signaltapⅡ影响工程的问题
问题描述：在一次调试中发现这样的问题，用signaltapⅡ观察4个信号，结果正确，若再加一路观察信号，则时序中有错误。好像是signaltapⅡ对原来的逻辑造成了影响，又或者是signaltapⅡ采样出来并传上电脑来的数据出错。在网上搜索了一下，这方面的资料。另外，通过对这方面内容的了解之后，接触到这样一个词汇：增量编译（incremental compilation）如果能好好利用quart...
2019-04-11 14:07:20
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转载 QUARTUS II 增量编译
在开发阶段，经常需要改代码，而且往往只改局部代码，但是编译的时候，通常会全部重新编译，这会很浪费时间，使得开发效率大大降低。那么有没有一种方法能够降低不必要的编译时间呢？通过查询Quartus II Handbook Version 9.1 Volume 1: Design and Synthesis手册，找到了方法，那就是采用incremental compilation方式。其实这种想法就是将...
2019-04-11 11:50:24
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转载 quartus ii 设计分区和逻辑锁定的使用（design partition and logiclock）
注：括号里的红色字体为本人添加的注释，此注释为自己的实际项目体验或非括号里的红色字体为对文中重点的标识。首先，得先看看QuartusII的编译过程是个怎么样的，要了解这个过程很简单，看看下面这张图，谁都不陌生：当我们点全编译之后，下面的几个过程就会一个一个打上勾，而我们编译的过程也就是和这个运行过程是一致的：先是分析综合，再是布局布线，然后是汇编（这里不是指汇编语言的汇编，而是说将布局布线后...
2019-04-11 10:47:10
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转载 FPGA中组合逻辑和时序逻辑的区别
数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得...
2018-12-10 21:03:40
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转载 Verilog 代码书写规范
Verilog 代码书写规范2.5.1 信号命名规则信号命名规则在团队开发中占据着重要地位，统一、有序的命名能大幅减少设计人员之间的冗余工作，还可便于团队成员代码的查错和验证。比较著名的信号命名规则当推Microsoft公司的“匈牙利”法，该命名规则的主要思想是“在变量和函数名中加入前缀以增进人们对程序的理解”。例如所有的字符变量均以ch为前缀，若是常数变量则追加前缀c。信号命名的整体要求为：...
2018-12-05 10:52:56
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空空如也
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