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FPGA
我不是仓臣
这个作者很懒,什么都没留下…
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quartus的Error Can't place multiple pins assigned to pin locatio解决办法_关于NCEO引脚
在编译工程时出现Error (176310): Can’t place multiple pins assigned to pin location Pin_F16 (IOPAD_X53_Y21_N14)可以从提示中看出是一个引脚复用的原因但是在原工程中只是将PIN_F16作为普通IO引脚分配给模块使用。在FPGA的原理图中看到PIN_F16既作为模块IO引脚使用,同时也被nCEO用到。...转载 2019-11-27 13:59:39 · 1114 阅读 · 0 评论 -
Verilog 代码书写规范
Verilog 代码书写规范2.5.1 信号命名规则信号命名规则在团队开发中占据着重要地位,统一、有序的命名能大幅减少设计人员之间的冗余工作,还可便于团队成员代码的查错和验证。比较著名的信号命名规则当推Microsoft公司的“匈牙利”法,该命名规则的主要思想是“在变量和函数名中加入前缀以增进人们对程序的理解”。例如所有的字符变量均以ch为前缀,若是常数变量则追加前缀c。信号命名的整体要求为:...转载 2018-12-05 10:52:56 · 3832 阅读 · 0 评论 -
quartus ii 设计分区和逻辑锁定的使用(design partition and logiclock)
注:括号里的红色字体为本人添加的注释,此注释为自己的实际项目体验或非括号里的红色字体为对文中重点的标识。首先,得先看看QuartusII的编译过程是个怎么样的,要了解这个过程很简单,看看下面这张图,谁都不陌生:当我们点全编译之后,下面的几个过程就会一个一个打上勾,而我们编译的过程也就是和这个运行过程是一致的:先是分析综合,再是布局布线,然后是汇编(这里不是指汇编语言的汇编,而是说将布局布线后...转载 2019-04-11 10:47:10 · 1617 阅读 · 0 评论 -
QUARTUS II 增量编译
在开发阶段,经常需要改代码,而且往往只改局部代码,但是编译的时候,通常会全部重新编译,这会很浪费时间,使得开发效率大大降低。那么有没有一种方法能够降低不必要的编译时间呢?通过查询Quartus II Handbook Version 9.1 Volume 1: Design and Synthesis手册,找到了方法,那就是采用incremental compilation方式。其实这种想法就是将...转载 2019-04-11 11:50:24 · 1945 阅读 · 0 评论 -
signaltapⅡ影响工程的问题
问题描述:在一次调试中发现这样的问题,用signaltapⅡ观察4个信号,结果正确,若再加一路观察信号,则时序中有错误。好像是signaltapⅡ对原来的逻辑造成了影响,又或者是signaltapⅡ采样出来并传上电脑来的数据出错。在网上搜索了一下,这方面的资料。另外,通过对这方面内容的了解之后,接触到这样一个词汇:增量编译(incremental compilation)如果能好好利用quart...转载 2019-04-11 14:07:20 · 1700 阅读 · 0 评论