数电实验
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数电实验 可控分频器
数电实验 可控分频器主程序:module yyc_3559_4(clk,x,c0,c1,c,cnt0,cnt1);input clk,x;output reg c0=0;output reg c1=0;output reg c=0;output reg [16:0]cnt0=17'b0;output reg [12:0]cnt1=13'b1;always@(posedge clk)beginif(cnt0==17'd7024) // 50000000/3559/2=7024原创 2020-12-21 13:34:12 · 4326 阅读 · 7 评论 -
modelsim中使用rom的时候,输出出现高阻或无输出
modelsim中使用rom的时候,输出出现高阻或无输出modelsim是让初学者非常恶心的软件,报错时通常不会详细说明哪里有问题,导致浪费大量时间来找错。使用rom时遇到输出为z或者没输出时,通常为没有读取到rom中的数据需要如下设置:1.找到altera_mf.v和220model.v这2个文件然后把他们放入仿真目录中一起编译一下,这两个文件在quartus 安装目录eda/sim_lib下。2.需要放入数据文件到目录中,如mif或hex(高版本的modelsim可以跑mif,不用参照其他博客原创 2020-12-06 16:17:26 · 1585 阅读 · 0 评论 -
数电实验 按键防抖设计(状态机)
数电实验(六) 按键防抖设计(状态机)主程序:module yyc2018113559_6_1(input clk,rst,key_in,output reg key_state, //按键状态,低电平为未按下,高电平为按下状态output reg [3:0] key_count, //用于数码管输出的数字output reg [6:0] codeout);parameter IDLE=2'b00; //定义4种状态parameter FILTER0=2'b01;原创 2020-12-05 15:06:05 · 3316 阅读 · 9 评论 -
数电实验 可逆计数器设计
数电实验(三) 可逆计数器设计module yyc2018113559_3(clk,clr,x,Q,co,codeout);input clk,clr,x; //clk时钟,clr低电平Q清零,x转换加计数与减计数output reg[6:0] codeout;output co; //进位信号output reg[3:0] Q;always @(posedge clk,negedge clr) //敏感信号为clk上升沿,clr下降沿 if(!clr) //如果clk为低电平,Q原创 2020-10-26 23:43:19 · 4446 阅读 · 0 评论 -
数电实验 彩灯控制器设计
数电实验(二) 彩灯控制器设计层次设计教学:https://blog.csdn.net/m0_37652453/article/details/105326243module yyc2018113559_2_1(clk,en,Q); //六进制计数器input clk,en; //clk为时钟output reg[2:0] Q;always@(posedge clk)begin if(en==1'b1) //en等于1时计数 begin if(Q<3'd5)原创 2020-10-19 22:49:58 · 4376 阅读 · 0 评论