使用环境
软件:quartus II 13.1
硬件:cyclone Ⅳ E系列的EP4CE6E22C8开发板
一、工程创建及仿真:
(1).点击file目录下的new project wizard进行新工程创建
(1)点击下一步,选择保存路径,工程名字,顶层文件名,顶层文件一般和工程名一致,点击下一步
(2)添加文件,如果已经有对应的verilog文件,可以在此添加到工程中,如果没有就点击下一步
(3)选择对应的芯片家族和型号,这里采用的cyclone Ⅳ E系列的EP4CE6E22C8芯片,选择之后点击next
(4)选择仿真工具和编写语言verlog hdl,点击next
(5)最后选择finish工程创建完毕
(6)点击左上角白色菜单或者file目录下的new,新建文档,这里选择verilog HDL File文件,选择OK
(7)在文件中编写verilog代码,注意顶层文件名要与工程名相同,编写完成后点击保存,默认保存为顶层文件名.v,保存路径为选定的工程路径。
(8)最后点击编译综合按钮①,对编译好的文件进行编译和综合,左边可以看到综合进度,下方可以看到编译综合过程中的一些信息,包括错误和警告,中间部分是文件的一些基本信息和占用的一些逻辑资源。如果编译出现错误根据提示进行相应的修改。
(9)编译综合没有问题之后可以进行仿真,如果是烧录进开发板,可以暂时不用分配引脚,只进行仿真,这里采用的是modelsim仿真,需要进行仿真激励文件的编写,也就是给出输入信号,才能有输出。在编译完成之后,点击processing菜单下的start->start Test Bench Template Writer,创建Test Bench文件。
(10)然后找到工程目录下的simulate目录下的modelsim文件夹中的.vt文件,这个就是激励文件。在其中添加我们需要给出的信号
(11)完成编写之后打开Assignment菜单下的Setting,按照如下图设置,然后点击Test Benches,再点击New
(12)输入TestBench 的名字,例化名,仿真结束时间,然后将刚才写好的.vt文件添加进来,然后点击OK
(13)最后再点击进行仿真,就可以看到想要的波形,再根据波形判断是否完成相应的功能,进行修改和调试。
二、FPGA开发板程序烧录:
首先将开发板的电源连接,下载器连接到电脑和开发板。
(1)在完成了编译综合之后会出现如下的标志,点击Program Device
(2)点击Hardware Setup 选择下载器连接的端口,进行添加
(2)选择add Device添加使用的芯片型号,点击OK,然后添加编译好的.bof文件,编译的文件默认放在工程目录下的output_files目录下,点击Add Files进行选择。
(3)出现如下界面,选择Program/Configure,然后点击start。
(4)Progress出现100%表示下载成功
三、逻辑分析仪使用:
(1)点击新建,选择SignalTap II Logic Analyzer File
(2)出现如图所示窗口,1为串口选择,2为扫描器件,3是添加.sof文件,4为时钟信号,5为添加端口
(2)双击5选择所需要分析的端口选择fileter进行筛选,然后点击list进行列举,找到所需要的端口双击,最后点击OK退出
(3)最后点击保存,然后再对文件进行编译综合,烧录,运行,点击下图所示分析按钮,即可对波形进行分析。也可以用专用的逻辑分析仪或者示波器。