FPGA
LiuBTong
这个作者很懒,什么都没留下…
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Vivado 报错:[Place 30-574] Poor placement for routing between an IO pin and BUFG
XILINX-ZYNQ7020报出来的错误,主要原因是使用了一个信号作为敏感变量描述时序逻辑,而且这个信号绑定到了一个不能作为时钟输入的IO,例:always@(posedge clk),clk这个信号绑定的IO不能当做时钟IO。2:XDC文件中添加一句:set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets XXX]。3:XDC文件中添加一句:set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets XXX]。原创 2023-08-29 16:10:54 · 1086 阅读 · 1 评论 -
Xilinx ZYNQ7020输出LVDS格式信号
使用OBUFDS原语进行输出原创 2023-08-29 14:14:17 · 1226 阅读 · 0 评论 -
vivado无法绑定IO
VIVADO报错:is an invalid placement site原创 2023-08-29 09:37:01 · 633 阅读 · 0 评论