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RSS订阅原创 LaTeX 图片和公式引用
图片引用时出现？？或者与文字间隔太小在用LaTeX写论文时，为了便于修改在引用图片时选择如下格式如图\ref{}在引用过程中出现两个问题1.引用出现??格式而非如图2.12.与前面的文字间隔调小如下图这两种情况都可以通过使用代码ref*\{}解决，使用之后效果就正常了：在引用公式时需要括号类型可以使用(ref\{})或者\eqref{}详细可参考：https://blog.csdn.net/robert_chen1988/article/details/53315012...
2022-04-22 12:40:31
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原创 使用matlab分类学习器生成装袋树模型并导出模型为C++代码到CLION中运行
使用matlab分类学习器生成装袋树模型并导出模型为C++代码到CLION中运行由于毕设需要使用机器学习方法，数据是使用matlab处理的接收机后处理组合导航数据，正好可以使用matlab自带的机器学习工具箱进行训练和测试，生成初步的机器学习模型，可以到出到matlab中使用，也可以配合coder工具箱生产C++代码在Clion中运行。在matlab中进行训练和测试我的数据类型为一个标签四个特征组成的数据集，结构如下：在整理好了数据集和训练集（格式要对应）训练过程如下：1.打开分类学习器工具箱：
2022-04-05 23:29:47
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原创 acwing git 删除项目
acwing gitlab 删除项目在acwing学习Linux基础课时，使用git.acwing.com管理项目，由于能管理的项目数量有限所以需要及时清理项目。由于经常忘记在哪删除所以在此记录过程。1.在网页中进入到自己想删除的项目2.在设置中选择高级，在最下面选择删除项目3.填写需要删除的项目名字确定即可。...
2022-02-14 12:42:40
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原创 AD20解决原理图复制后重新编号原有编号变成灰色仍然存在
AD绘制原理图时从其他原理图中复制器件后重新静态标注原理图后对应器件编号旁边会有一个灰色的编号，即在复制之前器件对应的编号如下图在写报告时需要去掉灰色编号，在工具中打开原理图优先项，在Schematic-Graphicl Editing中取消勾选显示没有定义值的特殊字符串的名称即可...
2021-04-14 20:03:45
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原创 FPGA固化代码jic和pof（AS）方式以及NIOSII软核代码固化
Verilog代码固化在学习FPGA的过程中想要将Verilog代码以及NIOS的代码固化进板子里面方便使用，在网上看到了用JIC方式：链接: https://blog.csdn.net/yuan_hust/article/details/75269111但感觉比较繁琐在同学那里学到了用pof文件固化的方式。1 将下载线的排针换到AS口2 Programmer 中MODE选择Active Serial Programmer。3 在output_files中添加.pof文件4 勾选Progr
2021-03-18 13:31:35
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原创 使用Ultra Librarian导入封装到AD18运行UL_Form.pas报错Undeclared identifier:ImportAscllData
#问题在TI官网下载的封装库后在AD18中直接打开UL_Form.pas和UL_Import.pas两个文件，运行UL_Form.pas并导入.txt文件时报错Undeclared identifier:ImportAscllData如下图：软件报错程序有未定义，经排查发现问题在没有把所有文件导入。#解决方法在下载并解压后的封装库文件夹中直接点击UL_Import.PrjScr文件打开AD即可。...
2021-02-17 16:08:18
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原创 AD18报错： Cannot match pads with new footprint in component: R3 Footprint
在AD18绘制PCB封装库时，我画了一个滑动变阻器的封装，但在应用时，验证变更报错：Cannot match pads with new footprint in component: R3 Footprint，如下图：百度发现有人说是封装绘制时焊盘距离太近，违反规则，但改变规则后依然无法通过。在仔细检查以后发现是焊盘管脚位号出错，在绘制封装时没有注意到位号编号不是从一开始如下图：在改变位号为1,2后验证通过。...
2021-02-03 20:02:52
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原创 HDLBits Module addsub
Module addsub题目：本题实现一个加减法选择器，通过将b与sub异或，实现加法：a+b ; 减法：a+~b+1。代码：module top_module( input [31:0] a, input [31:0] b, input sub, output [31:0] sum); wire [31:0]b1; wire cout1,cout2; assign b1 = {32{sub}}^b; add16 ins1(a[15
2021-02-03 17:11:54
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原创 HDLBits 题目打卡module fadd、module cseladd
HDLBits 题目打卡寒假准备学习Verilog，使用HDLBits刷题，为了监督自己并做好一些记录决定在CSDN上留下我的题目解答。题目1module fadd：即实例化两个16位全加器实现一个不带进位输出的32位加法器功能，同时完成一位全加器module。解答代码如下：module top_module ( input [31:0] a, input [31:0] b, output [31:0] sum);//wire cout1,cout2;add16 in
2021-02-02 12:21:58
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原创 FilterSoluton设计巴特沃斯滤波器改变Q值
FilterSoluton设计巴特沃斯滤波器改变Q值在使用FilterSoluton设计巴特沃斯低通滤波器过程中，经示波器观测发现在通带范围内出现幅度增加的情况，在查看书籍后发现是滤波器Q值的问题，当Q值较大时幅频特性曲线在中心频率附近将产生较大过冲。在FilterSoluton中设计的滤波器会自动标出各阶节的Q值，正常设计一个截止频率为150kHz的滤波器电路结构如下：其中不同节的Q值已经标出，当需要调整时可在软件界面中的pole zero plots中通过改变零极点改变Q值，设计通过鼠标改变即
2021-01-14 20:48:15
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空空如也
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