HDLBits 题目打卡module fadd、module cseladd

HDLBits 题目打卡

寒假准备学习Verilog，使用HDLBits刷题，为了监督自己并做好一些记录决定在CSDN上留下我的题目解答。

题目1module fadd：

即实例化两个16位全加器实现一个不带进位输出的32位加法器功能，同时完成一位全加器module。
解答代码如下：

module top_module (
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);//
wire cout1,cout2;
add16 ins1(a[15:0],b[15:0],0,sum[15:0],cout1);
add16 ins2(a[31:16],b[31:16],cout1,sum[31:16],cout2);
endmodule

module add1 ( input a, input b, input cin,   output sum, output cout );
// Full adder module here
assign sum = a^b^cin;
assign cout = (cin&(a^b))|(a&b);
endmodule

经验证代码功能正确，在给到的提示中对于一位全加器的实现还有如下代码：

sum = a ^ b ^ cin
cout = a&b | a&cin | b&cin

题目2module cseladd：

本题用三个16位全加器和一个两位的多路选择器实现32位加法器，通过多路选择器可以将一二级加法器的计算同时进行提高运算速度，在题目1中使用的方法需要第一级加法器计算进位后再进行高16位加法运算，而通过多路选择器可以同步进行高低16位的计算。
代码如下：

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
    wire cout1,cout2,cout3;
    reg [15:0] sumbuff1,sumbuff2,sumbuff3;
    add16 ins1(a[15:0],b[15:0],0,sum[15:0],cout1);
    add16 ins2(a[31:16],b[31:16],0,sumbuff1,cout2);
    add16 ins3(a[31:16],b[31:16],1,sumbuff2,cout3);
    always@(cout1 or sum)
        begin
            case(cout1)
                0:sumbuff3 = sumbuff1;
                1:sumbuff3 = sumbuff2;
                default:sumbuff3 = 0;
            endcase
        end
    assign sum[31:16] = sumbuff3;
endmodule

对选择器进行优化：

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
    wire cout1,cout2,cout3;
    wire [15:0] sumbuff1,sumbuff2;
    add16 ins1(a[15:0],b[15:0],0,sum[15:0],cout1);
    add16 ins2(a[31:16],b[31:16],0,sumbuff1,cout2);
    add16 ins3(a[31:16],b[31:16],1,sumbuff2,cout3);
    assign sum[31:16] = cout1?sumbuff2:sumbuff1;
endmodule

经验证代码正确实现所需功能。