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EDA
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verilog网站刷题记录
verilog网站刷题记录 网站 题目 https://hdlbits.01xz.net/wiki/Wire 答案 答案参考 Basic simple wire(一根线) Create a module with one input and one output that behaves like a wire. module top_module( input in, output out ); assign out = in; endmodule four wires(四根线) Create原创 2021-01-31 16:57:36 · 1010 阅读 · 0 评论 -
EDA实验汇总
EDA实验汇总 实验1_简单组合电路的设计 2选1 module mux21a(a, b, s, y); input a, b, s; output y; assign y = s ? a : b; endmodule 思考题 1-1、用 Verilog 设计一个 3 选 1 多路选择器,并在软件上进行仿真,得出仿真波形。 // 3选1 // 多了一个 2 位的标志位,可以取4种情况 module mux31a(a, b, c, flag, y); input a, b, c; in原创 2021-01-31 16:55:37 · 13718 阅读 · 0 评论