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verilog网站刷题记录
verilog网站刷题记录网站题目https://hdlbits.01xz.net/wiki/Wire答案答案参考Basicsimple wire(一根线)Create a module with one input and one output that behaves like a wire.module top_module( input in, output out ); assign out = in;endmodulefour wires(四根线)Create原创 2021-01-31 16:57:36 · 1026 阅读 · 0 评论 -
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EDA实验汇总实验1_简单组合电路的设计2选1module mux21a(a, b, s, y); input a, b, s; output y; assign y = s ? a : b;endmodule思考题1-1、用 Verilog 设计一个 3 选 1 多路选择器,并在软件上进行仿真,得出仿真波形。// 3选1// 多了一个 2 位的标志位,可以取4种情况module mux31a(a, b, c, flag, y); input a, b, c; in原创 2021-01-31 16:55:37 · 13760 阅读 · 0 评论