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RSS订阅原创 8B/10B码表及代码解读
本文的目的在于能够读懂8B/10B码表，并能看懂赛灵思原厂8B/10B编解码代码，为日后的高速接口仿真打下基础。该部分仅列举8B10B编码实现方式，具体如何使用详见gig_ethernet_pcs_pma_0示例即可。8B输入->5B/6B查表->计算RD->3B/4B查表->10输出。极性代表了编码中0与1的大小关系。RD = -1 代表编码后1比0的个数多两个。RD = -1 代表编码后0比1的个数多两个。x=17 x=18 x=20当RD=-1时；x=11 x=13 x=14 当RD=+1时。
2024-08-03 19:09:36
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原创 uvm仿真
本文目的在于win环境快速采用modelsim进行仿真，不研究具体语法。代码来源：张强老师的书写的非常细https://course.cmpreading.com/web/globalSearch/index?condition=uvm&check_type=index
2024-07-25 22:33:01
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原创 VHDL语法简介--赛灵思官方ram仿真2
暂时没看到VHDL中有initial begin，（实际上Verilog也只要always就够用了）好处当然也不少，语法足够严谨，开局就知道调用了哪些模块，至于能不能避免烂代码，那必然是不可能。实际上还真说不准VHDL和Verilog谁更高级，毕竟断言是sv中有的玩法。本文的目的在于能看懂VHDL代码，寻找与Verilog中的共同点。GENERIC猜一下，应该是类似Verilog中的参数化。因此，只会执行一次的代码都采用了wait进行实现。话说VHDL连关键字都是大小写不敏感的吗。貌似是没看到这概念。
2024-06-19 08:43:46
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原创 赛灵思官方ram仿真
3、实际情况是这样的：类似于一个输出8bit数据的ram，你需要给它使能信号与地址它才会返回数据。并且，该ram也并不是一个非常大的ram，而是需要满足一定的时序条件。赛灵思官方ram示例中用的是vhdl语言，相比与Verilog和Sv来说实在是过于繁琐，不过好处在于ram时许并不复杂，只要能仿出来就能看出咋回事。2、写task，或function，该方式适用于仿真，但没法作用于实际工程。对于读取ram而言，给定的文件一般都是8bit十六进制数。1、最暴力的，我直接修改你的文件格式即可。
2024-06-12 18:18:49
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1原创 java Scanner.next与Scanner.nextLine
Scanner.next与Scanner.nextLine public static void main(String[] args) { Scanner scanner = new Scanner(System.in); System.out.println(scanner.next()); System.out.println(inPut(scanner)); } private static boolean inPut(Sca
2022-02-23 10:30:51
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空空如也
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