摘要1_SV for Verification

摘要 （SystemVerilog for verification）

第一章

Testcase的种类和覆盖范围（为什么要做direct case和random case）。TB的层次和结构

第二章

数组：packed的数组总是比unpacked的更节省空间（unpacked每个总占用32bit）。
二维数组的遍历：foreach ( array[i, j] )。
在display中使用条件判断 ： $display(“src %s dst”, (src == dst ? “==” : “!=”));
packed array可以直接赋值：e.g. bit[3:0][7:0] bytes = 32’hbeef_beef。
如果需要输入很多东西，可以用 fopen，feof，fscan，fclose。
array.unique：获得数组中不同数的合集。
通过指针队列比数组更容易到达，但所占内存也大一点。
后缀：_t(typedef), _s(struct), _u(union)，或者用class，_e(enum)
parameter也可以使用const
注意expression width

第三章

array.sum :
do
sum += array[ j ];
while( j–);
task的两种argument模式：verilog 和 c (都用c)
const