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RSS订阅转载 ISE属性说明
第六章：设计综合和行为仿真6.1 设计综合本节将详细介绍设计综合的概念，综合属性的设置，综合过程的实现，并且通过查看原理图符号更加直观的建立HDL高级描述和FPGA底层源语之间的联系。6.1.1 行为综合描述 在集成电路设计领域，综合是指设计人员使用高级设计语言对系统逻辑功能的描述，在一个包含众多结构、功能、性能均已知的逻辑元件的逻辑单元库的支持下，将其转换成使用这...
2019-03-20 21:31:20
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原创 FPGA综合后警告问题说明
Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list【提示】没把singal放到process（）中。2.Warning: Found pins ing as undefined clocks and/or...
2019-03-11 21:19:34
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原创 基本时序约束命令
在 进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法 是设计编写约束文件并导入到综合实现工具，在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx FPGA时序约束设计和分析。 一、周期约束 周期约束是Xilinx FPGA 时序约束中最常...
2019-01-17 19:39:28
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原创 vivado时序约束技巧
在给 FPGA 做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在 FPGA 中都包含有4 种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入 到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最 优化的结果。下面对这几种路径分别进行讨论： ⑴ 从输入端口到寄存器： 这种路径的约束是为了让 FPGA 设计工具能够尽可能的优...
2019-01-17 19:13:40
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原创 libero soc 11.8在官网上申请lisence流程
之前想在官网上申请免费的lisence，想在网上看看有没有在官网上申请license的流程，发现在网上看到的全是几年前的博客，现在官网变化很大，虽然这个对于很多人来说很简单，但是自己还是整理一下吧...
2019-01-12 23:09:46
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原创 kc705 万兆以太网 ip 用法
本人在kc705板上使用过万兆IP核，使用的软件工具是vivado2018.2.万兆ip核是“10g ethernet pcs/pma (10g base-r/kr )”.选择64位用户数据。测试过程是用一块板子作为数据的发送，另一块板子作回环。发送数据模块是自己写的，按照万兆IP核手册规定的数据格式（有头标示、尾标示等），做回环的板子上将64为的发送数据与控制信号与64位的接受数据和控制信号相连...
2019-01-12 23:01:37
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转载 时序问题与解决方法
1.布局太差导致的布线延迟太高问题布线延迟太高问题一般有两种情况：1）一种是布线扇出太多导致的问题，另外再对扇出太多补充一点，扇出太多而增加buffer提高驱动能力，而普通I/O信号或片内信号进入BUFG到从BUFG输出，有大约10ns的固定时延，但是BUFG到片内所有单元的延时可以忽略为0ns。这个问题在上篇中已经给出了解决方案，也就是通过逻辑复制的方法解决。2）就是今天要说的问题，就是本...
2019-01-08 20:52:44
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原创 kc705 千兆网口调试总结
本人在使用kc705调试千兆网口时，总结的一些关于千兆的经验。1、在vivado2018.2中调用1g/2.5g pcs/pma ethernet IP核，选择使用example design 设计分配好时钟和复位信号。2、查看手册将配置寄存器设置好，比如configuration_vector等信号3、当给txn、rxn等四个信号分配引脚后，可不用给gtx收发器分配bank。4、切记一定...
2019-01-08 20:41:11
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k7_gmii_loopback.zip
2019-05-19
k7 sgmii 千兆ip核 例化
2019-01-17
空空如也
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