- 博客(8)
- 收藏
- 关注
RSS订阅原创 ZYNQ——GPIO之中断控制
补充一点，就是设置MIO引脚的触发类型和中断使能信号，这两个都可以对单独的引脚进行操作，也可以对整个BANK进行操作，用的函数不一样，程序里面被注释掉的两个函数就是对BANK进行操作的。4.通过自定义的中断服务函数输出的信号，来实现自己想要的功能，需要注意的一点是，中断处理之后，我们需要给对应寄存器写1清除中断的状态，并通过控制中断使能和关闭来进行下一次的中断操作。如上图所示，我们可以看到有一个与门，与门的两个输入分别是INT STATE输出的信号和INT DIS输出的信号。这些是不可忽视的中断。
2023-10-07 22:51:54
979
1
原创 ZYNQ——GPIO之EMIO
同上讲，先给出如下的结构图，除 Bank1 之外的 Bank 都具有 32bit，Bank1 只具有 22bit 是因为总共只有 54 个 MIO，其中 32bit 的 Bank0 控制了 MIO[0~31]，剩下的 MIO[31~53]就由 22bit 的 Bank1 控制。接下来的步骤和之前一样，在这里就不再赘述了。如果想查看函数的定义，可以按住 Ctrl 键不放， 用鼠标点击相应的函数，就会跳转到其定义的地方。，可以看到，程序中PL的按键，用的是BANK2的EMIO0，在之前也提到了，因此标号是。
2023-10-03 22:00:41
1262
原创 ZYNQ——GPIO之MIO控制LED
zynq7010呼吸灯ZYNQ 分为PS和PL两部分，器件的引脚（Pin）资源同样也分成了两部分。ZYNQ PS中的外设 可以通过MIO，多路复用I/O）模块连接到PS端的引脚上，也可以通过EMIOextended，扩展多路I/O接口）连接到PL端的引脚。Zynq-7000系列芯片一般有54个MIOMIO是将来自PS外设和静态存储器接口的访问多路复用到ps端的引脚上。GPIO 是英文“”的缩写，即通用的输入输出。
2023-10-03 17:25:08
1380
原创 SRIO IP介绍 （三） SRIO IP时钟、复位及例程分析
这个表的意义就在于，如果板子上参考时钟是125M，那么，线速率就可以选1.25，2.5，3.125， 5，6.25Gbps。通过上表，我们也能看出来phy_clk和log_clk时钟频率是一样的，正好呼应了前面所说的，为了获得最佳吞吐量，log_clk应该至少和phy_clk一样快，默认情况下，他俩确实是一样的。最后总结一句，其实只要知道log_clk的频率是多少，和线速率以及通道数是什么关系就可以了，其实数据传输的本质其实就是，用多少时间，传多少数据，搞清楚这些，SRIO IP的使用就没什么大问题了。
2023-09-30 23:14:43
1705
原创 SRIO IP介绍 （二） SRIO IP配置及上板验证
本文详细的介绍了SRIO IP的配置，同时把各个模块之间的连接进行解释，最后给出了上板验证的实测结果。SRIO IP的使用，原来如此简单，看完本文一定会有个更清晰、更深刻的了解。
2023-09-29 11:27:02
2747
6
原创 SRIO IP介绍 （一） SRIO IP概述
RapidIO互连架构旨在与最流行的集成通信处理器、主机处理器和网络数字信号处理器兼容，是一种高性能的分组交换互连技术。它满足了高性能嵌入式行业对系统内互连的可靠性、更高带宽和更快总线速度的需求。SRIO Gen 2终端支持1x、2x和4x通道宽度，支持1.25、2.5、3.125、5.0和6.25 Gbaud的每通道速度。RapidIO标准分为三层：逻辑层、传输层和物理层。逻辑层定义整个协议和数据包格式。这是端点发起和完成事务所必需的信息。传输层提供数据包从一个端点移动到另一个端点所需的路由信息。
2023-09-28 20:18:19
4262
2
原创 FPGA中一些基本概念(LUT,LATCH,FF与RAM，ROM，FIFO）
1.RAM，ROM，FIFORAM(Random access memory):随机存取存储器,与CPU直接交换数据的内部存储器，可读写，断电后信息会丢失。对于双口RAM，可进行同时读写数据。ROM（Read-only memory）：只读存储器，顾名思义，只能对数据进行读取，不能写入信息。断电后数据会丢失，也称固定存储器。其实对初学者来说，可能会有一个疑问，既然ROM不能写入数据，那它的初始数据是哪里来的。其实ROM里面存储的数据是在装机之前就已经写好的，装机过程中就只能读出。ROM因其存储数据的
2022-04-19 01:12:52
4896
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人