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Verilog
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秃头仔仔
路途坎坷 前景美好
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【Verilog】乒乓操作
乒乓操作常用于数据流的控制处理,在流水处理中,完成数据的无缝缓冲和处理典型乒乓操作示例图。原创 2023-07-22 16:23:03 · 2654 阅读 · 2 评论 -
【Verilog】汉明码
在传输的信息流中插入验证码,侦测单一比特错误只能发现和修正一位错误,对于两位或两位以上的错误无法发现与修正。原创 2023-06-08 14:15:19 · 2257 阅读 · 2 评论 -
【Verilog】握手信号实现跨时钟域数据传输-handshake
【代码】【Verilog】握手信号实现跨时钟域数据传输-handshake。原创 2023-03-07 15:42:56 · 2919 阅读 · 1 评论 -
【Verilog】ROM & RAM
ROM & RAM原创 2022-08-13 15:51:51 · 3296 阅读 · 2 评论 -
【Verilog】时序逻辑电路 -- 有限同步状态机[补充]
首先根据已知进行判断,接收数据中存在需检测序列"110111" -> 110110。原创 2022-08-06 11:25:11 · 350 阅读 · 0 评论 -
【Verilog】时序逻辑电路 -- 程序设计与应用
波形图解释:由图可知,在第一个时钟上升沿到来时,输入端Q = 0输出端D = 0,并持续保持此状态;在第二个时钟上升沿到来时,输入端Q = 1输出端D = 1,此时输出不在保持上一个状态的输入值,而改变为此上升沿状态时的输入值。由于使用的方法是反馈清零,故当计数器计到第11个状态时,后一个状态直接清零跳到初始状态,即可实现反馈清零的十一进制计数器。数据输入移位寄存器的方式有串行输入和并行输入两种。在时钟的作用下,输入数据进入移位寄存器最左位,同时,将已存入寄存器的数据右移一位。moore型逻辑框图。....原创 2022-08-03 23:23:34 · 2320 阅读 · 0 评论 -
【Verilog】组合逻辑电路 -- 程序设计及应用
波形图解释由图可知,在第一个40s输入端sel为00,此时输出out与输入A状态保持一致;在第四个40S输入端sel为11,此时输出端out与输入D保持一致;则可推断出根据sel值的不同,输出端选择不同的状态输入端作为输出,即就是当sel=00时out=A,当sel=01时out=B,当sel=10时out=C,当sel=11时out=D。则可推断出根据sel值的不同,输出端选择不同的状态输入端作为输出,即就是当sel=0时Y=A,当sel=1时Y=B。...原创 2022-08-02 13:54:51 · 1357 阅读 · 0 评论 -
【Verilog】Verilog基础知识整理
Verilog HDL和VHDL- 共同特点 1. 能形式化地抽闲表示电路的行为和结构 2. 支持逻辑设计中层次与范围的描述 3. 可借用高级语言的精巧结构来简化电路行为的描述,具有电路仿真与验证机制,以保证设计的正确性 4. 支持电路描述由高层到底层的综合转换 5. 硬件描述与实现工艺无关 6. 便于文档管理 7. 易于理解与设计重用......原创 2022-07-28 13:02:56 · 1991 阅读 · 0 评论