【Verilog】Verilog基础知识整理

最新推荐文章于 2024-06-16 17:53:12 发布
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分类专栏： 数字芯片研发 # Verilog 文章标签： fpga开发 Verilog 硬件描述语言 数字芯片研发
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Verilog HDL和VHDL

  • 共同特点
    1. 能形式化地抽闲表示电路的行为和结构
    2. 支持逻辑设计中层次与范围的描述
    3. 可借用高级语言的精巧结构来简化电路行为的描述，具有电路仿真与验证机制，以保证设计的正确性
    4. 支持电路描述由高层到底层的综合转换
    5. 硬件描述与实现工艺无关
    6. 便于文档管理
    7. 易于理解与设计重用
  • 互相区别
    • 设计方法
      • VHDL：语法结构紧凑、灵活性差、设计规则繁琐，可综合性与代码一致性强，适用于规模较大的数字继承电路系统设计
      • Verilog HDL：结构和设计方式灵活，容易进行综合与验证
    • 设计范围
      • VHDL：不具备开关级电路描述能力
      • Verilog HDL：系统级system、算法级algorithm、寄存器传输级RTL、门级gate和开关级switch电路

Verilog HDL语言要素

空白符
  • 空格符\b、制表符\t、换行符和换页符
  • 使代码看起来结构清晰，阅读起来更加方便
  • 编译和综合时，空白符被忽略
注释符
  • 单行注释：//
  • 多行注释：/**/
标识符和转义标识符
  • 标识符被用来命名信号名、模块名、参数名等，可以是任意一组数字、字母、$和_符号的组合，且第一个字符必须是字母或下划线
  • 转义标识符可以在一条标识符中包含任何可打印的字符，以\符号开头，以空白结尾
关键字
  • 事先定义好的确认符，用来组织语言结构
数值
  • 0-低电平、逻辑0、假
  • 1-高电平、逻辑1、真
  • x/X-不确定、未知
  • z/Z-高阻态
数制
  • 二进制-b/B
  • 八进制-o/O
  • 十进制-d/D
  • 十六进制-h/H

数据类型

  1. 连线型
    • 表示逻辑单元的物理连接，可以对应物理信号连线
    • 若无驱动源、保持高阻态z
    • wire和tri
      • 连线型与三态线
      • wire型变量通常用来表示单个门驱动或连续赋值语句驱动的连线型数据
      • tri型变量用来表示多驱动器驱动的连线型数据，主要用于定义三态的线网
  2. 寄存器型
    • 数据存储单元的抽象类型，对应的硬件电路元件具有状态保持作用，能够存储数据
    • 常用于行为级描述中，由过程赋值语句对其进行赋值
    • wire需要有持续的驱动，reg保持最后一次赋值，默认初始值为x，缺省位宽为1

数据流建模

  • 输入信号经过组合逻辑电路传到输出时类似于数据流动，而不会在其中存储，可以通过连续赋值语句进行建模
  • assign
  • 连续赋值语句使用中的注意事项
    1. 复制目标只能是线网类型wire
    2. 在连续赋值中，只要赋值语句右边表达式任何一个变量有变化，表达式立即被计算，计算的结果立即赋给左边信号(若没有定义延时量)
    3. 连续赋值语句不能出现在过程块中
    4. 多个连续赋值语句之间士兵性关系，因此与位置顺序无关
    5. 连续赋值语句中的延时具有硬件电路中惯性延时的特性，任何小于其延时的信号变化脉冲都将被滤除掉，不会出现在输出端口上

行为级建模

  • 从一个层次很高的抽象角度来表示电路
  • 选取敏感事件作为过程触发条件的设计要求
    1. 采用过程依据对组合电路进行描述时，需要把全部的输入信号列入敏感信号列表
    2. 采用过程语句对时序电路进行描述时，需要把时间信号和部分输入信号列入敏感信号列表
串行与并行
  • 串行语句块特点
    1. 串行语句块中的每条语句依据块中的排列次序逐条执行，块中每条语句给出的延迟时间都是相对于前一条语句执行结束的相对时间
    2. 串行语句块的其实执行时间就是串行语句块中第一条语句开始执行的时间，串行语句块的结束时间就是最后一条语句执行结束的时间
  • 并行语句块特点
    1. 块内语句是同时执行的，即程序流程控制一进入到该并行语句块，块内语句则同时开始执行
    2. 块内每条语句的延迟时间是相对于程序流程控制进入到块内的仿真时间的
阻塞与非阻塞
  • 阻塞赋值语句特点
    1. 在串行语句块中，各条阻塞赋值语句将按照排列顺序依次执行，在并行语句块中的各条阻塞赋值语句则同时执行，没有先后之分
    2. 执行阻塞赋值语句的顺序是，先计算等号有段表达式的值，然后立即将计算的值赋给左边的变量，与仿真时间无关
  • 非阻塞赋值语句特点
    1. 在串行语句块中，各条非阻塞赋值语句的执行没有先后之分，排在前边的语句不会影响到后面语句的执行，各条语句并行执行
    2. 执行非阻塞赋值语句的顺序是，先计算右端表达式的值，然后等待延迟时间的结束，再将计算的值赋给左边的变量

结构化建模

  1. 模块级建模：通过调用由用户设计生成的低级子模块来对硬件电路结构践行说明，这种情况下的模块由低级模块的实力组成
  2. 门级建模：通过内部的基本扪及元件对硬件电路的结构进行说明，这种情况下的模块由基本扪及元件的实例组成
  3. 开关级建模：通过调用内部的基本开关原件来对硬件电路的结构进行说明，这种情况下的模块由基本开关元件的实例组成

设计思想与可综合特性

  • 基本过程：
    • 使用Verilog HDL对硬件电路进行描述型设计
    • 利用EDA综合工具将其综合成一个物理电路
    • 进行功能验证、定时验证和故障覆盖验证

组合电路设计

  • 特点：
    • 电路中任意时刻的稳态输出仅仅取决于该时刻的输入，而与电路原来的状态无关
    • 组合电路没有记忆功能，只有从输入到输出的通路，没有从输出到输入的回路

时序电路设计

  • 不仅与当前时刻输入变量的取值有关，而且与电路的原状态(过去的输入情况有关)
  • 特点：
    • 时序逻辑电路包括组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成
    • 存储电路的状态反馈到组合逻辑电路输入端，与外部输入信号共同决定组合逻辑电路的输出

ps: 本篇为基础知识概念的整理，之后会更新程序设计应用

秃头仔仔
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专栏目录
Verilog_关键概念总结
10-12
Verilog_关键概念总结 Verilog_关键概念总结 Verilog_关键概念总结
Verilog 标识符和转义标识符
qq_38573940的博客
07-17 5442
内容 在 Verilog HDL中，标识符（ Identifier）被用来命名信号名、模块名、参数名等，它可以是任意一组字母、数字、$符号和（下划线）符号的组合。应该注意的是，标识符的字母区分大小写，并且第一个字符必须是字母或者下划线。 以下标识符是合法的： 以下标识符是不合法的： 为了使用标识符集合以外的字符或标号， Verilog HDL规定了转义标识符。采用转义标识符可以在一条标识符中包含任何可打印的字符。转义标识符以“\”（反斜线）符号开头，以空白结尾（空白可以是一个空格、一个制表字符或换行符）
Verilog学习笔记（二） 基本要素1.标识符、注释和格式
qq_75189812的博客
08-18 639
Verilog HDL中的标识符(Identifier) 是由任意字母、数字、$符号和_(下划线)符号的组成的字符序列，但标识符的第一个字符必须是字母或者下划线。6. wire/reg：用于定义信号的类型（wire信号定义和reg信号定义），wire表示连续信号，reg表示时序信号。2. assign：用于创建一个组合块，其中的代码会按照组合逻辑规则执行，产生wire信号语句的关键字。1. always：用于创建一个时序块，其中的代码会按照时序规则执行，产生reg信号语句的关键字。
Verilog基本知识点总结
最新发布
2301_76563419的博客
06-16 438
学习记录#
Verilog的基础知识
浮若于心
06-20 3万+
Verilog的基本介绍: 硬件描述语言发展至今已有二十多年历史，当今业界的标准中（ IEEE标准）主要有VHDL和Verilog HDL 这两种硬件描述语言。 一个设计往往从系统级设计开始，把系统划分成几个大的基本的功能模块，每个功能模块再按一定的规则分成下一个层次的基本单元，如此一直划分下去。自顶向下的设计方法可用下面的树状结构表示： 主要功能 1, 基本逻辑门，例如and 、 or 和nand 等都内置在语言中。 2, 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中.
verilog（知识点总结篇）
weixin_42655118的博客
06-07 2838
一、状态机 二、RTL模拟电路 得到RTL图如下： assign是组合逻辑的语句； always是时序逻辑的语句； reg语句用于使用寄存器； wire一般用于线网的连线用法 三、modelsim仿真全过程： 1）编写.v文件 2）配置EDA tool settings，点击 start 的 test bench 生成.vt文件 3）修改要测试的testbench的测试内容 4）配置simulation的.vt文件 5）进行仿真 ...
Verilog语言快速入门（一）
Barry__jie的博客
09-01 8909
组合逻辑的一般模板 时序电路的一般模板 模块总体结构 模块说明 功能描述 1、assign语句 1）算数型 2）逻辑型 3）关系运算符 4）等价运算符 5）按位运算符 6）缩减运算符 7） 移位运算符 8）拼接赋值运算符 9） 条件运算符 如果表达式1值为X，则结果为X。 2、always 激活条件由敏感信号条件表决定，当敏感条件满足时，过程块被激活。 敏感条件有两种，一种是边沿......
2、Verilog HDL--语言要素
我要一步一步向前走
03-15 1432
1、 空白符 空格符（\b)、制表符（\t）、换行符和换页符。 目的：主要是为了程序的易读性。 2、注释符 单行注释：以“//”开始； 多行注释：以“/*”开始，并以” ...
Verilog基础知识点
wandou0511的博客
01-03 4182
围绕Verilog基础知识和工作中常用到的关键知识点展开，可是笔者并不打算在这里过分叙述FPGA底层结构和穷举Verilog语法。大家不妨可以回忆下读书时候学习谭浩强版C语言和严蔚敏版数据结构，这两本书是计科、软工、通信、电控等专业的必修课，当时是不是只记得书很厚，然后似乎把C语言每个语法都好像讲了一遍，一到笔试和机试，虽然很辛辛苦苦地刷题突击，但是到头来还是感觉没有学会C语言，很多东西依然感觉是云里雾里，接着上完C语言的课，再看看数据结构又有很多生僻深奥的知识点，配上书中晦涩难懂的伪代码，这完...
FPGA笔记之verilog语言（基础语法篇）
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DBLLLLLLLL的博客
07-07 5万+
FPGA笔记之verilog语言（基础语法篇） 写在前面： verilogHDL语言是面向硬件的语言，换句话说，就是用语言的形式来描述硬件线路。因此与C语言等软件语言不同，如果想要在实际的电路中实现，那么在进行verilog语言编写时，就需要提前有个硬件电路的构思和想法，同时，在编写verilog语言时，应该采用可综合的语句和结构。 1.verilog 的基础结构 1.1 verilog设计的基本...
深入浅出学Verilog--基础语法
孤独的单刀
09-09 3870
入门级Verilog教程之基础语法篇。
verilog ~|
weixin_41863703的博客
03-29 3757
转自：Verilog 运算符 &（AND），&（NAND），|（OR），|（NOR），（EOR），~ 和^~（ENOR）
Verilog常用语法
weixin_50810761的博客
02-08 3万+
Verilog可综合常用语法 一、模块的结构、数据类型、变量和基本运算符号 1 模块的结构 1.1 端口定义 module 模块名（口1,口2,口3,…）; 两种模块例化方式： 方法一：模块名（连接端口1信号名,连接端口2信号名,连接端口3信号名,…）； 方法二：模块名（.端口名1（连接信号1名）,.端口名2（连接信号2名）,…）； 例化时还可以对模块中的参数型（parameter）变量进行重新赋值； 例如： module min(input clk,input rst_n,input a1,outpu
verilog中escape identifer 的用法
woodhorse007的专栏
11-07 1229
verilog 中的标志符如果有“[”，“]”等符号，必须使用转义符号“/”。“”后跟随的所有可打印的ASCII码直到一个空白符（空格，tab，回车）作为标志符。/inst1/inst2[3]                 “inst1/inst2[3]”是标志符。注意：一定要用转义符号“/”作为字符串的开头。
Verilog HDL语法基础
zmq5411的专栏
12-04 1万+
1           Verilog是大小写相关的，其中的关键字全部为小写。2           空白符由空格、制表符、和换行符组成。3           单行注释以“//”开始，verilog将忽略此处到行尾的内容。多行注释以“/*”开始，以“*/”结束。多行注释不允许嵌套4           操作符有三种：单目操作符、双目操作符和三目操作符。5           数字声明Verilog中有两种数字生命：指明位数的数字和不指明位数的数字指明位数的数字表示形式：’Size用来指明数字位宽度，只能用
Verilog HDL语法-模块、语言要素
qq_27776921的博客
07-25 1781
Verilog HDL 语法-模块、语言要素模块模块的基本结构模块引用时端口的对应方式Verilog HDL的语言要素空白符注释符标识符转义标识符数值整数的表示形式实数的表示形式字符串表示形式 模块 模块的基本结构 模块(module)是Verilog HDL语言的基本单元，它代表一个基本的单元块，用于描述某个设计的功能或结构，以及与其它模块通信的外部端口。 一个模块的基本结构如下： module module_name(port_list); 端口定义 数据类型说明 逻辑功能描述 endmodule mo
Verilog中的$display和$write任务
WTT_1988的专栏
11-26 1万+
1、格式        $display(p1,p2, …,pn);        $write(p1,p2, …,pn); 这两个函数和系统任务的作用都是用来输出信息，即将参数p2到pn按参数p1给定的格式输出。参数p1通常称为：“格式控制”，参数p2至pn通常称为“输出列表”。 $display自动地在输出后进行换行，$write则不是这样。如果想在一行里输出多个信息，可以使用$wri
Verilog基础知识
智小星的博客
09-05 6054
1. Verilog语法的基本概念 Verilog HDL是一种用于数字系统设计的语言。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用Verilog语言来建立电路模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们所对应的模型类型共有以下5种。 系统级（system-level）：...

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