vivado2018.3创建一个流水灯（基于创龙k7核心开发板）

vivado新建工程&流水灯

导言

之前一直用Quartus学习FPGA，第一次接触Xilinx开发工具vivado，看了一些新建工程教程之后，记录一下自己新建工程的过程，作为备忘，也作为初学者的参考。使用的vivado版本为2018.3使用的开发板为创龙的k7核心板。

1. 双击vivado图标打开软件
   
2. 打开软件开始见面，选择创建一个工程
   
   3.开始一个新建工程向导
   
3. 填写工程名、选择工程路径
   
4. 工程类型
   对于源文件我们在之后进行编写，所以我们选择暂不指定源文件
   
5. FPGA型号选择
   我们可以直接输入FPGA型号进行搜索，也可以通过上面的分类找到对应的FPGA型号，这里我直接搜索型号，找到对应型号并选择：
   
6. 以上操作汇总
   以下是对以上选择的汇总，我们直接点击Finish。
   
7. 在Sources框中右击，选择添加源文件
   
   
   
   之后选择Finish，之后出现添加文件输入输出，这里可以根据自己的输入输出添加端口，但一般不在这里直接添加，我们选择OK，在之后的弹窗中选择Yes。
   

8.编写逻辑

module led_1(
    input i_sys_clk,
    input i_rst_n,
    output reg [1:0] o_led
    );
reg [32:0] r_cnt;

always@(posedge i_sys_clk or negedge i_rst_n)
begin
    if(i_rst_n)begin
        r_cnt <= 32'd0;
//        o_led <= 2'b10;
        o_led <= 2'b01;        
    end else if(r_cnt == 32'd24_999_999) begin
        r_cnt <= 32'd0;
        o_led <= ~o_led;
    end else
        r_cnt <= r_cnt + 1'b1;
end
endmodule

9.编写好逻辑之后我们进行综合（相当于写完代码之后的编译操作）：


10. 实现（布局布线）
可以通过综合成功后的弹窗直接选择实现，也可以关闭弹窗之后点击右边窗口中的实现进行布局布线：


11. 引脚绑定

在实现结束之后可以进行引脚绑定，引脚绑定结束后记得保存（ctrl+s），之后需要再进行综合和实现步骤，结束之后进行bit流生成。

12. 生成可以在线下载的bit流文件
    
    
13. 下载bit流文件到核心板上
    bit流生成成功之后，进行下载，通过右侧Open Hardware Manager下的Open Target中的
    Auto Connect连接板子，之后选择Program Device进行下载：
    
    
    下载：
    
    现象：
    
    可以看到板子上LED1和LED2间隔1s闪灭（采用时钟为25MHz）。

总结

在每一步修改文件或者约束之后我们需要进行保存，防止需要进行不必要的操作（将文件另存为…）；我们可以直接点击生成bit流文件，避免中间每次操作结束之后自己需要进行选择。