- 博客(2)
- 资源 (1)
- 收藏
- 关注
RSS订阅原创 最近遇到，还能记起来的问题
1、对于xilinx的fpga芯片来说，没接到MRCC的时钟，除了上篇所说的no buffer+ bufg，在set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets xxx]时要注意约束的是 进入MCM或者PLL的信号，而不是最外部的输入信号。2、动态截取固定位宽：3、自制异步fifo，地址如下：4、xilinx的fifo ip核使用注意：...
2021-11-06 18:24:23
329
原创 LVDS AD 布线 和 FPGA收发程序（硬软）
LVDS 的AD 布线 和 FPGA收发程序（硬软）布线基本要求：lvds差分对走线需要是等长（终端电阻匹配）、等宽、紧密靠近、最好在同一层面的两根线。1、关于等长和等宽（对于同一组差分信号来说的）：等线长比等间距（等宽）更重要，核心是等线长，如果不等长尽量控制在5mil以内，尽量走短线直线（如果一定要走长线尽量用蛇形走线，这样可以保证每一段尽量是短线直线）。2、关于紧密靠近（差分线耦合）：同一组的差分对线距最好小于或等于线宽。Ps: 不同组的差分信号线之间应大于3~5倍差分线间距，如果可
2020-11-23 23:04:21
4146
fifo_test.7z
自制异步fifo，数据位宽可调，但是加了一部分动态截取的内容，没有实现，谨慎下载，需要读懂程序然后删除掉动态截取部分，才可正常运行。很久之前写的，懒得改了，谨慎。
2021-11-06
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人