szuEDA复试第二套

第一题
系统周期T-传输延迟Tp-组合逻辑Tc>=建立时间Ts
第二题
因为SRAM是靠锁存器来存储信息，一旦掉电那么晶体管高电平将会丧失，即锁存器不能所存数据，那么数据信息将会丧失，SRAM属于时序逻辑电路。

第三题
为一个优化电路的题
第四题
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity mendianlu is
port{a,b,c,d,e : in std_logic;
f:out std_logic};
end mendianlu;
architecture men of mendianlu is
begin
f<=not(a and b +a and c +d and e);
end men;
第五题
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity comparer is
port{cd1,cd2: in real
res:out std_logic };
end;
architecture com of comparer is
begin
process(cd1,cd2) is begin --被比较的两个数列入敏感信号表
if cd1>cd2 then --如果cd1比cd2大，那么结果输出为1
res<=‘1’;
else
res<=‘0’;
end if;
end process;
end;