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vhdl运算符
逻辑运算符:not,and,or,nand(no and),nor(no,or或非),xor(异或)使用规则:1,只有数据类型为std_logic,std_logic_vector,bit这三种类型可以调用这六种逻辑运算符注意不包括bit_vector,只能使用数据类型转换函数TO_STDLOGICVECTOR()将bit_vector转化为std_logic_vector2,逻辑运算符的左...原创 2019-03-14 09:26:53 · 6206 阅读 · 0 评论 -
变量和信号(variable and signal),过程和函数(procedure and function)
信号和变量是两个比较难理解的数据对象,不容易掌握其使用条件。信号的使用条件:1.用于不同进程(包括并发语句)之间的连接;2.在用有限状态机编写时,连接不同的状态的转换。...原创 2019-03-21 16:32:03 · 509 阅读 · 0 评论 -
VHDL中出现的五种if语句的使用
圈1:if 条件 then顺序语句;end if;圈2: if 条件 thenif 条件 then顺序语句;end if;end if;圈3:if 条件 then顺序语句;elsif 条件 then顺序语句;elsif 条件 then顺序语句;…end if;圈4:if 条件 then顺序语句;else顺序语句;end if;圈5:if ...原创 2019-03-12 17:11:46 · 30494 阅读 · 2 评论 -
全减器的原理与vhdl实现
x:被减数 y:减数 sub_in: 借位输入(其实也是个减数,只不过从低位来的,类似于全加器中的低位进位输入)diff:差值 s_out: 借位输出(判断是否需要从高位借位才能相减)公式为x-y-sub_in=diffx y sub_in diff s_out0 0 0 0 00 0 1 1 1 ...原创 2019-03-16 15:13:29 · 6513 阅读 · 0 评论 -
bit_vector和std_logic_vetcor
bit_vector只有’0‘和’1‘两种取值但是std_logic_vetcor有九种取值所以在写程序时 when others=>对于定义为std_logic_vector是很有必要的原创 2019-03-11 20:59:57 · 2234 阅读 · 0 评论 -
NMOS
当栅极和源极连接在一起时,根据N沟道耗尽型MOS管的输出特性曲线可知,该管将始终处于导通状态,并且其导通电阻是非线性电阻,随着Vd减小而越来越小,因此能在负载电压上升Vds电压减小时,仍能提供较大的电流。因此耗尽型负载管NMOS电路的开关速度比较快,能快速的达到高电压,NMOS电路中,大多数采用耗尽型负载管的门电路。...原创 2019-03-11 20:45:44 · 2190 阅读 · 0 评论 -
szuEDA复试第四套
第二题第四题library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mulmath isport{a,b:in std_logic;c,d:out std_logic};end mulmath;architecture math of mulmath is beginc&l...原创 2019-03-11 20:26:06 · 151 阅读 · 0 评论 -
szuEDA复试第三套
第一题三态门电路第二题建立时间:是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这时钟上升沿被稳定的传入触发器,tsu就是最小的稳定时间;保持时间:是指触发器的时钟信号上升沿到来后,数据稳定不变的时间,如果保持时间不够,数据同样不能被稳定的传入触发器,th就是指这个最小的保持时间(类似于输出延时)第三题在cmos电路中,静态功耗主要是漏电流引起...原创 2019-03-11 20:19:58 · 120 阅读 · 0 评论 -
szuEDA复试第二套
第一题系统周期T-传输延迟Tp-组合逻辑Tc>=建立时间Ts第二题因为SRAM是靠锁存器来存储信息,一旦掉电那么晶体管高电平将会丧失,即锁存器不能所存数据,那么数据信息将会丧失,SRAM属于时序逻辑电路。第三题为一个优化电路的题第四题library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.a...原创 2019-03-11 20:15:32 · 148 阅读 · 0 评论 -
szuEDA复试第一套
lib rary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity szu isport{x1,x2,x3,clk : in std_logic;d:out std_logic};end entity szu;architecture s 0f szu issignal q0,q1,q2 ...原创 2019-03-11 19:41:34 · 114 阅读 · 0 评论 -
使用顺序语句实现38译码器以及信号赋值在顺序语句中的性质
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decoder38 isport(input : in std_logic_vector(2 downto 0);output : out std_logic_vector(7 downto 0));end decoder38;...原创 2019-03-14 10:07:32 · 2979 阅读 · 0 评论 -
Mealy 和 Moore型状态机的区别和编写套路
状态机说明:有限状态机的应用广泛,特别是针对那些操作和控制流程非常明确的系统设计。所以说状态机主要用于控制信号的输出。理论上,任何时序模型都可以归纳为状态机。状态机是由纯硬件构成,它的运行不依赖于软件。正文:如果单单从信号输出的角度,有两种情况,其一,状态机信号的输出仅取决于当前状态;其二,状态机信号的输出由当前状态和状态机以外的输入信号有关。他们分别对应两个名字,其一,Moore型,其...原创 2019-03-23 11:54:56 · 5522 阅读 · 0 评论