vivado
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George_ray
我很懒且很帅
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fpga中时钟资源的使用
时钟资源在上一篇文章提到过相应模块之间的延迟最小最好用全局时钟,这个概念就涉及到时钟资源的概念。这个玩意还和全局、长线、短线、分布式有关。在一些需要严格同步的系统设计中需要搞清楚到底要用、怎么用fpga中的时钟资源。FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O引脚和内嵌的块RAM以及硬核,且其时延和抖动都最小。因此最好的时钟方案都是由专业的全局时钟输入引脚驱动单个全局时钟,再由它去驱动设计中的其他时序模块。原创 2022-03-19 16:21:27 · 1119 阅读 · 0 评论 -
FPGA中的各种约束
时序分析如:在fpga的设计中经常要关注内部引脚到引脚的时钟延迟,这个东西实际就是时序分析的一种。原创 2022-03-18 22:03:18 · 3572 阅读 · 0 评论 -
fpga中microblaze的学习
Microblaze软核、硬核、固核在fpga的构架中,有软核的概念,同时也有固核和硬核的概念。要想搞清楚MICROBLAZE是个啥东西,就必须先搞清楚这三个的区别。网上的解释有一堆,但大都是书上copy过来的,不仅不好懂,还越说越绕。其实简单的说,软核是啥,其实就是VIVADO“编写好的v程序”,注意这个引号,实际生成的文件名后缀不是这个,因此很明显,它是里面fpga内部的多个资源(比如LUT)构成的,属于fpga门电路搭建而成的,占用fpga资源。硬核是啥,是独立与fpga芯片外的,但是为了方便原创 2022-03-17 22:54:07 · 2123 阅读 · 1 评论 -
fpga中fifo、rom、ram的使用
fifoFIFO: First in, First out 代表先进的数据先出,后进的数据后出。这是一种比较常见的存储结构,在我看来,它是和堆栈相对应的,在vivado中内置了fifo的ip核,根据 FIFO 的读写时序来写入和读取FIFO 中存储的数据。建立步骤1.点IP catalog(和cbd方式的区别在其他博客中写过了)2.由于它一般是做缓存用的,因此两边的速度通常是不一样的,所以在配置中要把它选为独立时钟块ram:3.选择存储数据格式4.切换到 Data Counts 栏目下,原创 2022-03-17 20:03:41 · 2574 阅读 · 1 评论 -
fpga中SDRAM与DDR的学习(SDRAM部分)
DDR在fpga的很多程序中都有调用DDR,其全程为“双倍数据流SDRAM”,和RDRAM都是双倍速率传输的同步动态随机存取内存。原理要想搞清楚DDR的原理,首先必须搞清楚DDR的时序,下面这个图给出其时序:...原创 2022-03-12 22:50:49 · 3300 阅读 · 0 评论 -
disconnect_hw_server localhost:3121 connect_hw_server INFO
关于标题所示问题的解决办法亲测有效,在新板子下载程序时遇到的程序下载找不到板子型号的问题,tcl console出现标题所示问题,这一般是由于软件没有安装相应驱动,或者在软件安装时没有安装相应驱动,因此需要找到相应的驱动进行重新安装。文件的一般位置:D:\Xilinx\Vivado\2017.4\data\xicom\cable_drivers\nt64\digilent管理员运行下载安装之后即可使用。...原创 2021-11-23 08:50:36 · 4941 阅读 · 2 评论 -
FPGA中实现PLL分频
可以通过创建原理图的方式来实现,具体流程可以参考我的另一篇文章(调用滤波器)。产生的原理图为:测试代码如下:`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2021/08/13 10:30:44// Design Name: // Module原创 2021-08-21 10:54:56 · 1313 阅读 · 0 评论 -
IP Catalog与Create Block Design调用软核的不同
根据我在一些仿真当中的体会,整理了他们在调用软核中的一些区别。IP Catalog:通过它调用ip软核时,直接进行ip核的配置,配置完成后需要生成的是输出文件就像这样。然后需要编程人员调用这个clk_wiz_0的文件来编写rtl代码和测试文件。而CBD方法则是选择好ip核以后可以手动连接形成一个原理图,生成wrapper后即相当于生成了一个rtl代码,我们进行仿真时只需要编写测试代码即可。...原创 2021-08-21 10:42:48 · 1049 阅读 · 1 评论 -
如何在FPGA中实现状态机
状态机状态机(State Machine)有限状态机(FSM):在有限个状态之间按一定规律转换的时序电路。模型:梅利型和摩尔型区别:输出是否只与状态有关(是否需要输入信号)编程方法:四段论根据前面的模型可以知道,要想完成状态机的编程需要完成以下几步:状态空间的定义状态的跳转(判断当前状态是啥,是一个时序结构)下一个状态(根据当前状态,结合一些其他的判断来判断下一个状态是什么)状态的动作...原创 2021-08-14 10:42:15 · 740 阅读 · 0 评论 -
怎么在Vivado中切换和调用modelsim仿真
在Vivado直接仿真时我觉得图也挺好看的,就是有时候时间会花的要久一点,话不多说,直接进入正题。一定注意版本的匹配关系!!!!!!!!!!!!!!!选择tools–Compile Simulation Librariesjin进入对话框,simulator选modelsim simulator,compiled library location选择新建的D:\Xilinx\Xlib,simulator executable path选择modelsim安装路径下的win64。注意compile xil原创 2021-08-06 15:52:15 · 1019 阅读 · 0 评论 -
VIVADO 建立一个新工程
安装好Vavido以后,打开Vivado.点击Create Project。点击Next输入工程名和文件地址。不用点击子文件夹。点击Next点击NEXT后显示如下对话框,我选择的芯片如下往后点一直点到finish。原创 2021-08-06 11:23:30 · 1008 阅读 · 0 评论 -
VIVADO 实现一个滤波器(使用FIR\DDS软核)
滤波器最开始学习FPGA的时候会知道FPGA除了一些普通硬件单元外还有一些IP核,这里我们用部分软核来实现滤波。滤波器的参数来着于MATLAB的工具箱。软核的调用如何建立一个IP核:在VIVADO的左边菜单种点击Create Block Design(实际也可以编写对应的HDL语句来实现这些软核)之后在右边的Diagram中点击中间的加号或者在空白出右击Add ip… 然后在搜索框选择DDS软核:出现的软核应该如图所示。同样再建立同样的一个DDS软核。之和需要点击对应软核选择部分参数(双击)原创 2021-08-06 10:52:05 · 3548 阅读 · 1 评论 -
Vivado 不同文件的含义
1..dcp文件:每个过程都会产生特定格式的文件,就是ise中的网表文件和约束文件的集合,只不过在vivado中被集合在了一个文件里。2..xdc文件,这个是vivado的约束文件,vivado的约束文件和ise中的约束文件.ucf或者.pcf相比有很大不同,其约束文件其实就是一系列的tcl语句3..xci文件,这是定制ip产生的文件,里面包含了定制的ip核的所有信息,可以通过这个文件产生需要的ip核,作用和.dcp文件差不多。ip核中也有.dcp文件,关于选择.xci文件还是.dcp文件,在vivad原创 2021-07-22 16:30:17 · 1105 阅读 · 0 评论