- 博客(3)
- 收藏
- 关注
RSS订阅转载 转载-组合逻辑在门控时钟en端的优劣分析
门控结构 相传在很多年前，时序逻辑里是没有门控电路的； 这句话我是听说的，估计我是没赶上那个时候，那时候最流行的触发器综合方式可能还是同步时钟使能结构： 这种结构呢在没有使能的情况下，触发器的D端是不会有信号跳变的。但是呢，此时时钟信号保持翻转触发器的内部电路也保持活跃，因此没有降低功耗的效果，于是后来进一步出现了门控时钟的结构； 最简单容易想到的门控时钟触发器的结构如下图： 通过en信号来控制时钟开关，当en信号当拍为0是，触发器时钟电路不翻转，Q端输出信号保持，功耗降低。但是这样做存..
2022-03-07 19:07:42
844
转载 转发-FPGA架构
本来不想写博客的，但是为了给自己更大的动力，把每天学到的东西融会贯通，还是决定坚持写博客吧！ 一、先来一张实际图片 二、Arria 10 Altera Arria 10 GX 160是TSMC公司采用20nm技术制造。 三、Arria 10的资源 详细的参数参看https://www.altera.com.cn/content/dam/altera-www/global/en_US/pdfs/literature/pt/arria-10-product-table.pdf，这个链接对Arria10的资
2022-02-28 15:58:42
257
转载 转-CRC问题的解决
CDC（不同时钟之间传数据）问题是ASIC/FPGA设计中最头疼的问题。CDC本身又分为同步时钟域和异步时钟域。这里要注意，同步时钟域是指时钟频率和相位具有一定关系的时钟域，并非一定只有频率和相位相同的时钟才是同步时钟域。异步时钟域的两个时钟则没有任何关系。这里假设数据由clk1传向clk2。 单bit传输时，同步时钟域因为频率和相位关系都是已知的，可以推导的，所以不需要采用额外的硬件电路就可以解决CDC问题，只需要源数据在clk1端保持足够长时间即可。让其保持足够长时间有两个好处：即便出现亚稳态，..
2022-02-23 17:44:00
287
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人