流水线MIPS主机的verilog实现及代码

背景

本科的时候计算机架构课的大作业，用verilog写了一台功能、模块较齐全、解决了数据冲突和控制冲突的流水线MIPS主机，当时陆陆续续写了快一周，还是挺复杂的，有个bug调了好久（但是最后好像还是和老师的方法不一样）。

具体的思路已经快忘得差不多了。。不过我看其他的人的博客有比较详细的module原理以及冲突的原因，我这里就放上结构图和代码吧。

搜了搜，看到的讲的比较详细的博客：
https://blog.csdn.net/sinat_36945592/article/details/88807045
https://blog.csdn.net/sinat_36945592/article/details/88751195

代码

https://github.com/H4de5-7/MIPS

1、流水线无冲突检测

2、流水线数据冲突检测（无控制冲突检测）

3、流水线控制冲突检测（部分解决思路与老师不同，可能存在一定问题）