d_b_-CSDN博客

文章目录深度学习中的Tensor 数据格式（N,C,H,W）一、深度学习框架中的图像格式2、数据格式3、物理存储3.1、NCHW3.2、NHWC3.3、CHWN：StridesBlocked layout4、RGB图像数据举例5、不同框架的支持深度学习中的Tensor 数据格式（N,C,H,W）参考：数据格式- 图解NCHW与NHWC数据格式NCHW-NHWC-NC/32HW32一、深度学习框架中的图像格式4DTensor格式：使用4D张量描述符来定义具有4个字母的2D图像批处理的格式数

2022-05-11 17:27:41 19610 3

转载 power相关：（五）门级电路低功耗设计优化

（1）门级电路的功耗优化综述　　门级电路的功耗优化(Gate Level Power Optimization，简称GLPO)是从已经映射的门级网表开始，对设计进行功耗的优化以满足功耗的约束，同时设计保持其性能，即满足设计规则和时序的要求。功耗优化前的设计是已经映射到工艺库的电路，如下图所示：　　　　　　门级电路的功耗优化包括了设计总功耗，动态功耗以及漏电功耗的优化。对设计做优化时，优化的优先次序如下：　　　　由此我们可以...

2021-12-14 11:07:22 1447

转载 power相关：（四）RTL级低功耗设计

前面介绍了系统级的低功耗设计，换句话说就是在系统级降低功耗可以考虑的方面。系统级的低功耗设计，主要是由系统级设计、具有丰富经验的人员实现，虽然还轮不到我们设计，我们了解一下还是比较好的。我们前端设计人员的重点不在系统级设计上面，而是在RTL级（及综合）上面。下面我们就来介绍RTL编码与逻辑综合的低功耗设计，重点是门控时钟和操作数隔离技术。今天主要是讲解操作数和一些常见的方法；门控时钟由于内容比较多，所以写在后面。 ...

2021-12-14 11:06:17 1502

转载 power相关：（三）系统与架构级低功耗设计

前面讲解了使用EDA工具（主要是power compiler）进行功耗分析的流程，这里我们将介绍在数字IC中进行低功耗设计的方法，同时也结合EDA工具（主要是Design Compiler）如何实现。我们的讲解的低功耗设计主要是自顶向下的设计，也就是说，我们首先介绍在系统架构层面上如何进行低功耗设计（或者可以从哪些方面进行低功耗设计）；然后我们在RTL层面和门级层面上介绍低功耗设计的方法，这两个种方法主要是依靠RT...

2021-12-14 11:05:11 496

转载 power相关：（一）低功耗设计目的与功耗的类型

一、低功耗设计的目的 1.便携性设备等需求　　电子产品在我们生活中扮演了极其重要的作用，便携性的电子设备便是其中一种。便携性设备需要电池供电、需要消耗电池的能量。在同等电能提供下，低功耗设计的产品就能够工作更长的时间。时间的就是生命，因此低功耗设计是很重要的。便携性的设备需要低功耗设备，比如说手机，如果充电两小时，通话5分钟，这谁还买你的手机... 2.可靠性与性能的影响　　设备消耗电能...

2021-12-14 11:03:53 1347

转载 power 相关：（二）功耗的分析 —— power compiler

前面学习了进行低功耗的目的个功耗的构成，今天就来分享一下功耗的分析。由于是面向数字IC前端设计的学习，所以这里的功耗分析是基于DC中的power compiler工具；更精确的功耗分析可以采用PT，关于PT的功耗分析可以查阅其他资料，这里不涉及使用PT的进行功耗分析。　　(1)功耗分析与流程概述　　上一个小节中讲解了功耗的构成，并且结合工艺库进行简要地介绍了功耗的计算。但是实际上，我们根本不可能人工地计算实...

2021-12-14 11:02:29 3592

原创论文阅读----Ten Lessons From Three Generations Shaped Google‘s TPU V4i

文章目录论文阅读----Ten Lessons From Three Generations Shaped Google's TPU V4i1, 论文常见缩写1) Domain Specific Architecture (DSA)2) A custom chip-to-chip interconnect fabric (ICI)3) P99 latency:4) SLA/SLO/SLI5) ISA(Instruction set architecture)6) MLPerf benchmarks 0.

2021-07-13 11:51:08 683

原创 Makefile学习笔记

文章目录Makefile笔记2020.7.81, clean 任务2, 将所有目标文件都写在一个Makefile中,只用 make 就执行全部 -- 伪目标3, 多目标 (多个目标同时依赖于一个文件 )静态模式命令出错Makefile笔记2020.7.81, clean 任务clean都时放在文件的最后.PHONY:clean # 声明伪目标clean: rm *.o temp #命令要以tab开头,清除.o结束的文件和temp文件 #或-rm *.o temp #rm前的

2021-07-09 16:28:18 148

转载静态功耗与动态功耗

版权声明：本文为CSDN博主「yuzhong_沐阳」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。原文链接：https://blog.csdn.net/zhong_ethan/article/details/104759746文章目录0. 功耗源1. 动态功耗1.1 翻转功耗1.2 短路功耗2. 静态功耗2.1 亚阈值泄漏电流2.2 栅泄漏电流2.3 结泄漏电流2.4 竞争电流2.5 降低静态功耗办法0. 功耗源功耗的本质是能量耗散。由能量守恒定律可知，能量只能从

2021-07-05 18:04:21 4006

原创腾讯会议分享屏幕，隐藏演讲者模式

文章目录腾讯会议分享屏幕，隐藏演讲者模式1、播放PPT2、显示演讲者模式 —— 鼠标右击==3、点击右上角的 “最大化”按钮==4、按 “win”键，调出任务栏中的腾讯会议，进行屏幕分享==5、选择下面红框那个分享====6、切换屏幕 —— “win”键，选择下面红框那个==腾讯会议分享屏幕，隐藏演讲者模式1、播放PPT2、显示演讲者模式 —— 鼠标右击3、点击右上角的 “最大化”按钮4、按 “win”键，调出任务栏中的腾讯会议，进行屏幕分享5、选择下面红框那个分享6、切换屏幕 ——

2021-05-29 21:14:25 10024 1

原创 Verilog14、Verilog乘法、比较、数值表示

文章目录1、示例代码：2、仿真结果3、结论3.1、Verilog乘法：3.2、Verilog比较：3.3、Verilog 数制：verilog 中关于乘法结果的有无符号计算、比较的有无符号、数值的表示形式1、示例代码：( input clk, input rst_n, output [7:0] out0, output [7:0] out1, output [7:0] out2 ); wire [3:0] a; wire [3:0] b; assign a =

2021-01-13 14:44:30 2630

翻译装系统翻车实录

文章目录1、U盘翻车开始U盘修复之旅2、DELL电脑重装系统翻车今天想换回 win10，准备重装一下系统，然而搞崩了两个U盘，现在应该找到正确方法了，特此记录翻车过程。1、U盘翻车最开始用UltralSO制作好了启动盘，然而插入DELL主机，通过BIOS安装后，就没有管。过了一会又跳出来”开始安装“的界面，还以为是系统更新，就再次安装了一次然后再次发现循环安装，然后就结束安装，直接拔下来U盘，但是系统并没有正常启动，而是显示：No bootable devices found.Press F1

2020-12-14 16:47:35 396

原创 Verilog13、阻塞赋值、非阻塞赋值傻x行为大赏

@[toc]s阻塞赋值、非阻塞赋值傻x行为大赏关于阻塞赋值和非阻塞赋值的问题，记录一下1、组合逻辑对同一个变量赋值module experiment( input clk, input rst_n, input [15:0] data_in ); /****************************** 实验1：组合逻辑用阻塞赋值，可以对同一个变量赋值 ************************/ reg [3:0] mem1 [0:3]; reg [

2020-12-11 15:39:22 184

转载 verilog12、参数化加法器树

突然发现百度和Google都搜索不到参数化加法树的写法，这里贴出一个单周期纯组合逻辑版本供参考。VHDL参数化加法树是类似的，这里就不列出了。这里实现的是倒二叉树类型的加法树，纯组合逻辑，奇偶加数均支持自动生成。大概是下图的结构参数有三个：IN_WIDTH：每一个输入加数的位宽；NUM：加数个数；OUT_WIDTH：输出结果尾款，注意加法树每一层中间结果均会增加1bit，输出位宽不能太小，否则会发生截断。输入输出：a: 所有加数concat在一起，位宽IN_WIDTH*NUMa

2020-12-11 15:18:37 1331 1

翻译 verilog11、pipeline 学习笔记

文章目录pipeline 总结1、[简易流水线实现](https://zhuanlan.zhihu.com/p/56317767)不用流水线方式流水线方式2、[ valid/ready 信号结合pipeline](https://blog.csdn.net/rill_zhen/article/details/45980039)3、[流水线设计高速乘法器（移位实现）](https://www.runoob.com/w3cnote/verilog-pipeline-design.html)设计原理乘法器设计 -

2020-11-17 19:53:06 1918

原创 Verilog：generate、for、always 语句用法与电路结构对比

文章目录1、always-for2、 for-always3、generate_for_always3.1、generate-always-for4、for-assign5、generate-for-assign6、always@(*)-for7、for-always@(*)8、generate_for_always@(*)仿真结果最近写Verilog时，对于for循环相关不是很清楚，所以写了一些代码对比一下不同写法的结果，记录一下，如有错误请多多指正，不喜轻喷。1、always-for代码：reg

2020-11-16 15:44:53 17595 5

原创 2021秋招笔试(3)

文章目录格科微2.写一个三分频电路,Verilog4.跨时钟域传输深度计算6.时序分析7.OPPO离散傅里叶变换(2个小题)根据描述写出真值表;画出卡诺图并化简;画出电路图;用 74ls138实现的连接方式模拟题目:计算静态工作点;电路会出现饱和失真还是截至失真?为什么?如何改进?斯特威稳压管电路:电路能否空载?允许的负载电路范围是多少?ASIC设计流程和FPGA设计流程?有什么异同?建立时间, 保持时间裕量计算公式?违例如何修复?什么是异步复位,同步释放?有什么作用?静态功耗和动态功耗是什么?包含哪些内容

2020-10-26 18:44:58 923

原创 2021秋招笔试(2)

文章目录忆芯1、与非门电路图，版图，0/1/x/z真值表忆芯1、与非门电路图，版图，0/1/x/z真值表

2020-10-26 17:58:57 355

翻译 2021秋招笔试(1)_乐鑫

文章目录乐鑫科技2021 提前批笔试题1、FIFO测试**1）题目**：2）分析3）解析2、按键识别、消抖1）题目2）分析3、用Verilog 实现 CRC-8 的串行计算，G(D) = D8 + D2 + D + 1,计算流程如下4、setup/hold time 和温度/电压关系知识补充：5、NAND 和 NOR Flash 的区别6、验证7、优化8、异步设计中对跨时钟处理的信号，功能验证时一般要考虑9、欲产生序列信号 11010111，则至少需要（3）级触发器10 FIFO 深度计算乐鑫科技202

2020-10-26 17:56:52 999

原创 python脚本-csv文件处理、进制转换

文章目录python脚本1、argparse参数2、文件读写1)最常用的一种方法，利用pandas包2）另一种方法用csv包，一行一行写入csv写入多列3、取文件中关键字所在的行1) if search_word in line:2)正则表达式python脚本100天Python1、argparse参数参考2、文件读写[Python：文件的读取、创建、追加、删除、清空]([https://blog.csdn.net/qitong111/article/details/79676799?utm_m

2020-10-22 16:18:14 1816

原创功耗降低技术 —— DVFS

文章目录功耗降低技术 —— DVFS功耗降低技术 —— DVFSDVFS：Dynamic voltage and frequency scaling：动态电压频率调整根据芯片所运行的应用程序对计算机的不同需要，动态调节芯片的运行频率和电压（对统一芯片，频率越高，需要的电压越高），从而达到节能的目的举例：电脑在运行游戏和办公软件时，功耗不同，就是运用了 DVFS 技术，调节工作频率...

2020-10-22 16:17:18 1518

原创 Verilog10-verilog_HDL 数字集成电路设计与应用（chapter4）

文章目录verilog_HDL 数字集成电路设计与应用（chapter4）1、Verilog三种设计方法2、Verilog模块的结构描述方式分类4、n个变量，2^n^种组合方式7、n个触发器可以构成 n 位，2^n^个状态的二进制数码的移位寄存器8、8bits加法器10、提高复杂组合逻辑运算速度的方法12、采用流水线的办法可以提高层次多的复杂组合逻辑的运算速度Verilog HDL题目verilog_HDL 数字集成电路设计与应用（chapter4）1、Verilog三种设计方法抽象描述（sum

2020-10-10 20:47:55 378

原创 Verilog9-Verilog_HDL数字集成电路设计与应用（chapter2,3）

文章目录Verilog_HDL数字集成电路设计与应用2.3.4 逻辑运算符2.3.5 按位运算符2.3.6 归约运算符2.3.7 移位运算符2.3.8 条件运算符2.3.9 连接和复制运算符3.1数据流建模3.2 行为级建模3.2.1 过程语句3.2.2 语句块3.2.3 过程赋值语句3.2.4 过程连续赋值语句3.3结构化建模3.3.1 模块级建模课后习题3.1 连续赋值语句与过程赋值语句3.2 连续赋值语句描述4选1数据选择器3.33.43.53.83.10 case,casex,casez3.14

2020-10-10 20:46:36 1187

原创 Verilog8-常用电路（2）

文章目录1、用Verilog实现串并转换lsb 优先msb 优先2、序列检测器：有“101”序列输入时输出为1，其他情况下输出为03、Verilog实现一个异步双端口 RAM，4、Verilog实现分频器 —— 见专题5、Verilog 实现 glitch free clock Switching(无毛刺时钟切换电路）—— 见专题6、用Verilog实现异步复位同步释放电路7、Verilog实现按键消抖电路8、Verilog实现同步FIFO —— 专题9、 Verilog 实现异步FIFO —— 专题10

2020-10-10 20:44:59 1076

原创 Verilog7-常用电路（1）D除法器、计数器、分频、mux、加法器、乘法器、数据比较器、编译码器、序列发生器、序列检测器、FIFO、读存储器、时钟占空比、加法树乘法器、RAM、SPI

文章目录能用Verilog 描述的常用电路结构：1、D触发器2、计数器3、分频3.1 奇数倍分频3.2 偶数倍分频3.3 小数分频（如1.5倍）4、多路选择器5、加法器5.1 超前进位加法器6、乘法器6.1 加法器树乘法器7、数据比较器8、数字编码、译码器9、序列发生器9.1 序列发生器9.2伪随机码发生器10、序列检测器10.1 状态图(FSM)两段式状态机3段式状态机11、FIFO12、读存储器数据13、时钟信号13.1 占空比50%的时钟信号13.2 占空比可设置的时钟信号13.3 产生具有相位偏移的

2020-10-10 20:43:51 2217

原创 Verilog6-分频器

文章目录Verilog实现分频器1、偶数分频2、奇数分频非50% 占空比的N倍奇数分频：50% 占空比的N倍奇数分频方法1：方法2：方法3：状态机实现方法4：上升、下降沿触发生成两时钟信号，二者相与作为时钟产生奇数 n 分频方法5：状态机3、任意占空比的任意分频Verilog实现分频器参考链接：https://blog.csdn.net/limanjihe/article/details/52383101参考链接：https://www.cnblogs.com/zhangxianhe/p

2020-10-10 20:42:37 2049

原创 Verilog5-单比特信号跨时钟域传输

文章目录单比特信号跨时钟域传输1、时钟域2、亚稳态3、多级寄存器处理3.1 信号从B到A（慢到快）3.2 信号从A到B（快到慢）单比特信号跨时钟域传输参考链接：https://www.cnblogs.com/rouwawa/p/7501319.html#45271131、时钟域单时钟域：电路中所有触发器都是用一个全局网络，比如FPGA的主时钟输入多时钟域：设计中有多个时钟输入2、亚稳态含义：触发器的输出无法在某个规定时间内达到一个确定的状态说明：在建立时间和保持时间定义的时间窗口上

2020-10-10 20:41:45 1772 5

调制与解调过程与频谱变化图

综合与DC.pdf 以及学习笔记

Vivado HLS教程.pdf

for/generate_for_experiment

空空如也