Verilog HDL 数字设计与综合
格桑蓝莲
一个码农,雷达狗,电信人,一个不知道以后干什么的疯子,但不是傻子
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Verilog HDL数字设计与综合(一)Verilog基础知识,重要设计流程及设计思路
小结### (1)用于数字电路设计的两种方法:自顶向下和自底向上的方法### (2)模块是Verilog的基本单元,必须要将模块和模块实例区分开来### (3)仿真有两个不同的组成部分,设计块和激励块,激励块用于测试设计块,对设计块施加激励通常会有两种不同的模式。###(4)目的是要了解设计的流程,设计的思路,几个重要的环节原创 2019-07-22 16:01:06 · 1889 阅读 · 0 评论 -
Verilog HDL数字设计与综合(二)Verilog基础知识,语法规则,语言基本框架,重要库函数
本章讨论Verilog基本语法结构和约定1.Verilog语言和C语言十分相似2.详细讨论了Verilog关于操作符,注释,空白符,数字,字符串,和标识符的词法约定3.预定义了各种数据类型,包括线网,寄存器,向量,数组,存储器,参数,字符串4.Verilog语言采用4值逻辑和8种强度;5.Verilog语言提供了诸如显示,监视,暂停和结束仿真等有用的系统任务;6。具有和C语言相似的宏定义和包含文件原创 2019-07-22 19:45:55 · 422 阅读 · 0 评论 -
Verilog HDL数字设计与综合(三)Verilog 模块与端口
模块与端口1)模块定义包括多个组成部分,关键字module 和endmodule是必须有的,其他部分用户根据需要自行添加;2)端口是模块与其他模块或外部通信的渠道;3)端口的连接方式,顺序连接和命名连接;4)层次命名法也是很关键的原创 2019-07-22 20:09:59 · 464 阅读 · 0 评论 -
Verilog HDL数字设计与综合(四)Verilog 门级建模
本章主要是使用Verilog在门级逻辑进行建模:1)门的基本类型包括与,或,非,同或,异或,缓冲,2)每种们都有对应的逻辑符号,真值表和Verilog原语,原语的调用和模块的调用是一致的,但这些基础的门模块Verilog相当于已经定义好了,不需要自行编写;3)通过两个完整的设计实例总结出来了完整的步骤:a.画出电路的逻辑图;b.用门级原语将逻辑图转化为Verilog语言的门级描述;c.编写相应的激励模块对其进行仿真并观察输出原创 2019-07-22 21:47:03 · 1805 阅读 · 0 评论 -
基于FPGA的六路抢答器(LED模块 蜂鸣器模块 计数器模块 键盘)
抢答器的台数最终定为6台,当主持人按下reset键抢答开始,倒计时20秒,20秒倒计时之后抢答视为超时发出报警,系统还会显示出超前抢答的台号,系统复位之后,再次按下开始抢答键,抢答开始,当一旦有一路按键按下,该路的抢答信号会将其他各路的抢答信号封锁响铃,显示牌上会显示相应的抢答台号原创 2019-07-26 19:39:05 · 4518 阅读 · 3 评论 -
基于FPGA的多路抢答器设计程序代码与测试代码
与上一篇文章关联度很高!!!本文是程序代码和测试代码!!原创 2019-07-26 19:45:13 · 4788 阅读 · 2 评论