AD7276 VHDL 测试能用

–AD7276
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;

entity AD7276 is
port(
rst_n :in STD_LOGIC;–复位信号
sclk :in STD_LOGIC;–时钟信号
sample_en :in STD_LOGIC;–采样使能信号
s_data :in STD_LOGIC;–ADC转换结果，由ADC给FPGA
cs_n :out STD_LOGIC;–AD片选信号
ad_clk :out STD_LOGIC;–ADC 串行数据接口时钟信号
data_out :out STD_LOGIC_VECTOR(15 downto 0) --16位并行数据
);
end AD7276;